Original title: Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry
Translated title: A Hardware-acceleration Protocol Design for Demanding Computations over Multiple Cores
Authors: Bareš, Jan ; Dvořák, Vojtěch (referee) ; Šťáva, Martin (advisor)
Document type: Master’s theses
Year: 2018
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [cze] [eng]
Práce se zabývá návrhem komunikačního protokolu, který má umožnit přenos dat mezi řídicím počítačem a výpočetními jádry, implementovanými na čipy FPGA. Účelem komunikace je urychlení výpočetně náročných softwarových algoritmů pro neproudové zpracování dat jejich hardwarovým výpočtem v akceleračním systému. Práce definuje terminologii použitou pro návrh protokolu a analyzuje současná řešení vymezeného problému. Poté práce provádí návrh struktury vlastního akceleračního systému a návrh komunikačnímu protokolu. v hlavní části práce popisuje implementaci protokolu provedenou v jazyku VHDL a simulaci implementovaných modulů. Na závěr uvádí způsob aplikace navrženého řešení a diskutuje možnosti rozšíření této práce. This work deals with design of communication protocol for data transmission between control computer and computing cores implemented on FPGA chips. The purpose of the communication is speeding the performance demanding software algorithms of non-stream data processing by their hardware computation on accelerating system. The work defines a terminology used for protocol design and analyses current solutions of given issue. After that the work designs structure of the accelerating system and communication protocol. In the main part the work describes the implementation of the protocol in VHDL language and the simulation of implemented modules. At the end of the work the aplication of designed solution is presented along with possible extension of this work.
Keywords: acceleration system; accelerator; communication protocol; design of protocol; FPGA; Hardware acceleration; akcelerační systém; FPGA; Hardwarová akcelerace; komunikační protokol; návrh protokolu; urychlovač

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/80760

Permalink: http://www.nusl.cz/ntk/nusl-376928


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses