Název: Verifikace generického propojovacího systému pro FPGA
Překlad názvu: Verification of FPGA Generic Interconnection System
Autoři: Bartoš, Václav ; Martínek, Tomáš (oponent) ; Puš, Viktor (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2009
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]
Tato práce se zabývá návrhem, implementací a provedením simulační verifikace generického propojovacího systému pro čipy FPGA. Tento systém je součástí platformy NetCOPE vyvíjené v projektu Liberouter, v rámci něhož vznikla i tato práce. Nejdříve jsou zde popsány obvyklé postupy návrhu verifikací v jazyce SystemVerilog. Následuje stručný popis propojovacího systému a jeho jednotlivých součástí, zaměřený především na aspekty důležité pro verifikaci. Jádrem práce je pak návrh verifikačního prostředí a řídícího programu testu pro každou ze tří součástí testovaného systému. Při tom se vychází z dříve popsaných principů zavedených v projektu Liberouter, rozšiřuje je však o některé další prvky. Všechny komponenty verifikačního prostředí jsou navrhovány s důrazem na obecnost a znovupoužitelnost, aby mohly být využity i při jiných verifikacích souvisejících s tímto propojovacím systémem. V závěru práce jsou diskutovány výsledky provedené verifikace a nalezené chyby, a je zhodnocen obecný přínos simulačních verifikací při návrhu hardware. This thesis deals with design, implementation and realization of simulation verification of generic interconnection system for FPGA chips. This system is part of the NetCOPE platform developed in the Liberouter project, within which was this work done. In the beginning, an usual methods of verification in SystemVerilog language are described. Then there is a brief description of the interconnection system, aimed especially to aspects important to verification. The main part of the thesis is design of verification environment and control program of test for all three components of the tested system. It started form the earlier described principles, that are established in the Liberouter project, and it add some more features. All components of the verification environment are designed to be general and reusable, so they can be used also in other verifications related to the interconnection system. At the end of the thesis, there are discussed results of the verification, found bugs and the general advantages of simulation verifications.
Klíčová slova: interní sběrnice; Liberouter; propojovací systém; simulace; SystemVerilog; Verifikace; VHDL; interconnection system; internal bus; Liberouter; simulation; SystemVerilog; Verification; VHDL

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/54448

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-237303


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce