Original title: Funkční verifikace robotického systému pomocí UVM
Translated title: Functional Verification of Robotic System Using UVM
Authors: Krajčír, Stanislav ; Čekan, Ondřej (referee) ; Zachariášová, Marcela (advisor)
Document type: Master’s theses
Year: 2015
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [cze] [eng]
Jedním z aktuálně nejvíce využívaných přístupů pro verifikaci hardwarových systémů je funkční verifikace. Tato diplomová práce se zabývá tvorbou verifikačního prostředí s využitím metodiky UVM (Universal Verification Methodology) pro ověření korektnosti řídicí jednotky robotického systému s cílem odstranění funkčních chyb z její implementace. Teoretická část práce popisuje základní informace z oblasti funkční verifikace, metody tvorby verifikačního prostředí, jazyk SystemVerilog a problematiku zajištění odolnosti systémů proti poruchám. Následující část práce se zaměřuje na návrh verifikačního prostředí, jeho implementaci a na tvorbu testů sloužících k ověření korektnosti řídicí jednotky. V závěru práce jsou diskutovány a zhodnoceny dosažené výsledky verifikace. One of the currently most used approaches for verification of hardware systems is functional verification. This master thesis describes design and implementation of a verification environment using UVM (Universal Verification Methodology) methodology for verifying the correctness of the robot controller in order to eliminate functional errors and faults of its implementation. The theoretical part of the thesis describes the basic information about functional verification, methodologies for creating verification environments, the SystemVerilog language and fault tolerance methodologies. The next part of thesis focuses on the design of the verification environment, its implementation and the creation of tests used to verify the correctness of the robot controller. Results of verification are discussed and evaluated in the conclusion of this work.
Keywords: fault tolerance; functional verification; SystemVerilog; UVM; funkční verifikace; odolnost proti poruchám; SystemVerilog; UVM

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/52333

Permalink: http://www.nusl.cz/ntk/nusl-235009


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses