Název: Funkční verifikace robotického systému pomocí UVM
Překlad názvu: Functional Verification of Robotic System Using UVM
Autoři: Krajčír, Stanislav ; Čekan, Ondřej (oponent) ; Zachariášová, Marcela (vedoucí práce)
Typ dokumentu: Diplomové práce
Rok: 2015
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]
Jedním z aktuálně nejvíce využívaných přístupů pro verifikaci hardwarových systémů je funkční verifikace. Tato diplomová práce se zabývá tvorbou verifikačního prostředí s využitím metodiky UVM (Universal Verification Methodology) pro ověření korektnosti řídicí jednotky robotického systému s cílem odstranění funkčních chyb z její implementace. Teoretická část práce popisuje základní informace z oblasti funkční verifikace, metody tvorby verifikačního prostředí, jazyk SystemVerilog a problematiku zajištění odolnosti systémů proti poruchám. Následující část práce se zaměřuje na návrh verifikačního prostředí, jeho implementaci a na tvorbu testů sloužících k ověření korektnosti řídicí jednotky. V závěru práce jsou diskutovány a zhodnoceny dosažené výsledky verifikace. One of the currently most used approaches for verification of hardware systems is functional verification. This master thesis describes design and implementation of a verification environment using UVM (Universal Verification Methodology) methodology for verifying the correctness of the robot controller in order to eliminate functional errors and faults of its implementation. The theoretical part of the thesis describes the basic information about functional verification, methodologies for creating verification environments, the SystemVerilog language and fault tolerance methodologies. The next part of thesis focuses on the design of the verification environment, its implementation and the creation of tests used to verify the correctness of the robot controller. Results of verification are discussed and evaluated in the conclusion of this work.
Klíčová slova: funkční verifikace; odolnost proti poruchám; SystemVerilog; UVM; fault tolerance; functional verification; SystemVerilog; UVM

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/52333

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-561554


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Diplomové práce