Original title: Implementace laditelného číslicového filtru do obvodu FPGA
Translated title: Implementation of tunable digital filter into FPGA
Authors: Štěpán, Matěj ; Pristach, Marián (referee) ; Dvořák, Vojtěch (advisor)
Document type: Bachelor's theses
Year: 2023
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [cze] [eng]
Práce se zabývá problematikou návrhu číslicových IIR filtrů. V práci jsou představeny základní struktury IIR filtrů včetně kaskádové struktury SOS. V teoretické části je posouzena vhodnost koeficientů přenosové funkce, získaných pomocí nástroje Filter Designer, pro laditelný IIR filtr implementovaný do obvodu FPGA. V praktické části je popsán navržený laditelný IIR filtr v jazyce VHDL. Proposed bachelor thesis is focused on the design of an IIR filter. This work presents common structures of IIR filters including cascaded SOS structure. The outcome of this work is a summary of theory, assessment of the transfer function coefficients generated by the Filter Designer tool for a tunable IIR filter implemented on an FPGA and finally an implementation of a filter described in VDHL.
Keywords: digital filter; DSP; Filter Designer; FPGA; IIR; MATLAB; RAM; SOS; tunable; VHDL; DSP; Filter Designer; FPGA; IIR; laditelný; MATLAB; RAM; SOS; VHDL; číslicový filtr

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/210443

Permalink: http://www.nusl.cz/ntk/nusl-526867


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses