Název: Detekce anomálií běhu RTOS aplikace
Překlad názvu: Detecting RTOS Runtime Anomalies
Autoři: Arm, Jakub ; Jalovecký, Rudolf (oponent) ; Blecha, Petr (oponent) ; Bradáč, Zdeněk (vedoucí práce)
Typ dokumentu: Disertační práce
Rok: 2020
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstrakt: [cze] [eng]
S vyššími požadavky na výpočetní výkon a bezpečnost (resp. funkční bezpečnost) zařízenív průmyslové doméně jsou vestavné systémy spolu s operačními systémy reálného času stálepředmětem výzkumu. Tato práce se zabývá kontrolním subsystémem běhu softwarovéhovybavení založeným na modelu aplikace, který zlepšuje diagnostické pokrytí chyb zejménaanomálií vykonávání RTOS. Po specifikaci architektury tohoto subsystému následujeformální definice modelu a jeho implementace do hardware, resp. FPGA. Práce popisujei další možné směry výzkumu a také přináší nové pohledy na rozebíranou problematiku,např. kombinaci s návrhovými vzory. Nedílnou součástí je i ověření funkčnosti navrhnutéhomodulu pomocí simulace na testovacích scénářích, které vychází ze změřeného záznamuudálostí reálné aplikace. Z výsledků vyplývá, že vyvinutý modul dosahuje řádově nižšíhočasu detekce než standardní watchdog. Due to higher requirements of computational power and safety, or functional safety ofequipments intended for the use in the industrial domain, embedded systems containing areal-time operating system are still the active area of research. This thesis addresses thehardware-assisted control module that is based on the runtime model-based verificationof a target application. This subsystem is intended to increase the diagnostic coverage,particularly, the detection of the execution errors. After the specification of the architecture,the formal model is defined and implemented into hardware using FPGA technology.This thesis also discuss some other aspects and embodies new approaches in the area ofembedded flow control, e.g. the integration of the design patterns. Using the simulation,the created module was tested using the created scenarios, which follow the real programexecution record. The results suggest that the error detection time is lower than usingstandard techniques, such a watchdog.
Klíčová slova: Detekce anomálií; FPGA; Funkční bezpečnost; kontrolaběhu programu; návrhový vzor; operační systém reálného času; Petriho síť; Anomaly detection; designpattern; FPGA; Functional safety; Petri net; program flow control; RTOS

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/195785

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-432522


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Disertační práce