Original title: Testovací rozhraní integrovaných obvodů s malým počtem vývodů
Translated title: A Test Interface for Integrated Circuits with the Small Number of Pins
Authors: Tománek, Jakub ; Dvořák, Vojtěch (referee) ; Šťáva, Martin (advisor)
Document type: Master’s theses
Year: 2017
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [cze] [eng]

Keywords: Design for Testability (DFT); Embedded deterministic testing; Low Pin Count Test (LPCT) controller; Scan chain; scan mod; three-state logic; kontrolér pro testování s nízkým množstvím vývodů; scan mód; Skenovací řetězec; testovatelný návrh; trojúrovňová logika; vložené deterministické testování

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/66035

Permalink: http://www.nusl.cz/ntk/nusl-320175


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses
 Record created 2017-06-12, last modified 2022-09-04


No fulltext
  • Export as DC, NUŠL, RIS
  • Share