Název: Prostředí pro verifikaci DMA řadičů v jazyku SystemVerilog
Překlad názvu: SystemVerilog Framework for DMA Controllers Verification
Autoři: Zachariášová, Marcela ; Martínek, Tomáš (oponent) ; Puš, Viktor (vedoucí práce)
Typ dokumentu: Bakalářské práce
Rok: 2009
Jazyk: cze
Nakladatel: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstrakt: [cze] [eng]
V dnešních hardwarových návrzích se verifikační techniky používají pro ověřování funkcionality dílčích komponent i komplexních systémů. Tato bakalářská práce se zabývá verifikací DMA řadičů. Jsou popsány teoretické principy verifikace v jazyce SystemVerilog a činnost DMA - přenos dat přes sběrnici bez účasti procesoru. Následuje úvod do praktické části verifikace řadičů, těžištěm práce je návrh verifikačního prostředí a následně samotná verifikace a její výsledky. In contemporary hardware design, verification techniques are exploited to verify the function of hardware components as well as complex systems. This thesis deals with functional verification of DMA controllers. It describes the theoretical principles of verification using the SystemVerilog language and the principles of DMA data transfer. The design of controllers is described, with the focus on design of the verification environment and results of the verification.
Klíčová slova: DMA; SystemVerilog.; Verifikace; DMA; SystemVerilog.; Verification

Instituce: Vysoké učení technické v Brně (web)
Informace o dostupnosti dokumentu: Plný text je dostupný v Digitální knihovně VUT.
Původní záznam: http://hdl.handle.net/11012/52812

Trvalý odkaz NUŠL: http://www.nusl.cz/ntk/nusl-235570


Záznam je zařazen do těchto sbírek:
Školství > Veřejné vysoké školy > Vysoké učení technické v Brně
Vysokoškolské kvalifikační práce > Bakalářské práce