|
|
Wireless charger based on the NFC Forum WLC 2.0 standard
Rada, Vojtěch ; Junasová, Veronika (referee) ; Šteffan, Pavel (advisor)
This diploma thesis is focused on wireless charging technology according to the Wireless Charing 2.0 standard by the NFC Forum and the design of an ASIC circuit of a device functioning as a listener, where the primary emphasis is placed on the digital design of this circuit. In the beginning the work deals with a general theory, gradually discussing all the standards from the NFC Forum that are necessary for the control protocol design according to the Wireless Charging 2.0. Subsequently, the analysis of a real communication in the development kit for this standard is conducted, based on which the system design of the digital circuit is made. The designed circuit is described by VHDL language and verified by running the basic simulations to check the functionality of the designed parts of the circuit. In the final part of the thesis, a prototype module with the proposed system is fabricated, implemented in an FPGA with a connected battery charger circuit and its functionality is tested in practice.
|
|
|
Multiobjective Cartesian Genetic Programming
Petrlík, Jiří ; Schwarz, Josef (referee) ; Sekanina, Lukáš (advisor)
The aim of this diploma thesis is to survey the area of multiobjective genetic algorithms and cartesian genetic programming. In detail the NSGAII algorithm and integration of multiobjective optimalization into cartesian genetic programming are described. The method of multiobjective CGP was tested on selected problems from the area of digital circuit design.
|
|
|
Crossover in Cartesian Genetic Programming
Vácha, Petr ; Vašíček, Zdeněk (referee) ; Sekanina, Lukáš (advisor)
Optimization of digital circuits still attracts much attention not only of researchers but mainly chip producers. One of new the methods for the optimization of digital circuits is cartesian genetic programming. This Master's thesis describes a new crossover operator and its implementation for cartesian genetic programming. Experimental evaluation was performed in the task of three-bit multiplier and five-bit parity circuit design.
|
|
|
Coevolution in Evolutionary Circuit Design
Veřmiřovský, Jakub ; Hrbáček, Radek (referee) ; Drahošová, Michaela (advisor)
This thesis deals with evolutionary design of the digital circuits performed by a cartesian genetic programing and optimization by a coevolution. Algorithm coevolves fitness predictors that are optimized for a population of candidate digital circuits. The thesis presents theoretical basis, especially genetic programming, coevolution in genetic programming, design of the digital circuits, and deals with possibilities of the utilization of the coevolution in the combinational circuit design. On the basis of this proposal, the application designing and optimizing logical circuits is implemented. Application functionality is verified in the five test tasks. The comparison between Cartesian genetic programming with and without coevolution is considered. Then logical circuits evolved using cartesian genetic programming with and without coevolution is compared with conventional design methods. Evolution using coevolution has reduced the number of evaluation of circuits during evolution in comparison with standard cartesian genetic programming without coevolution and in some cases is found solution with better parameters (i.e. less logical gates or less delay).
|
|
|
Test Application Methodology Based On the Identification of Testable blocks
Herrman, Tomáš ; Plíva, Zdeněk (referee) ; Racek, Stanislav (referee) ; Kotásek, Zdeněk (advisor)
The PhD thesis deals with the analysis of digital systems described on RT level. The methodology of data paths analysis is decribed, the data path controller analysis is not solved in the thesis. The methodology is built on the concept of Testable Block (TB) which allows to divide digital component to such segments which can be tested through their inputs/outputs, border registers and primary inputs/outputs are used for this purpose. As a result, lower number of registers is needed to be included into scan chain - border registers are the only ones which are scanned. The segmentation allows also to reduce the volume of test vectors, tests are generated for segments, not for the complete component. To identify TBs, two evolutionary algorithms are used, they operate on TB formal model which is also defined in the thesis.
|
|
|
Digital circuits test optimization by multifunctional components
Stareček, Lukáš ; Gramatová, Elena (referee) ; Kubátová, Hana (referee) ; Kotásek, Zdeněk (advisor)
This thesis deals with the possibilities of digital circuit test optimization using multifunctional logic gates. The most important part of this thesis is the explanation of the optimization principle, which is also described by a formal mathematical apparatus. Based on this apparatus, the work presents several options. The optimization of testability analogous to inserting test points and simple methodology based on SCOAP is shown. The focus of work is a methodology created to optimize circuit tests. It was implemented in the form of software tools. Presented in this work are the results of using these tools to reduce the test vectors volume while maintaining fault coverage on various circuits, including circuits from the ISCAS 85 test set. Part of the work is devoted to the various principles and technology of creating multifunctional logic gates. Some selected gates of these technologies are subject to simulations of electronic properties in SPICE. Based on the principles of presented methodology and results of multifunctional gates simulations, analysis of various problems such as validity of the modified circuit test and the suitability of each multifunctional gate technology for the methodology was also made. The results of analysis and experiments confirm it is possible for the multifunctional logic gate to optimize circuit diagnostic properties in such a way that has achieved the required circuit test parameter modification with minimum impact on the quality and credibility of these tests.
|
|
|
Novel approach to polymorphism in gate-level digital circuits
Nevoral, Jan ; Plíva, Zdeněk (referee) ; Stopjaková,, Viera (referee) ; Růžička, Richard (advisor)
Před necelými dvaceti lety byl představen nekonvenční přístup k implementaci multifunkčních obvodů, tzv. polymorfní elektronika. Polymorfní elektronika umožňuje implementovat jedním obvodem dvě nebo více funkcí, přičemž aktuálně funkce závisí na stavu okolního prostředí obvodu. Klíčovými komponentami takových obvodů jsou polymorfní hradla. Od představení konceptu polymorfní elektroniky bylo publikováno několik desítek polymorfních hradel. Parametry většiny z nich však neumožňují jejich využití v reálných aplikacích. Bez dostatečného množství polymorfních hradel s dobrými parametry však nejspíše zůstane v aplikacích založených na multifunkčním chování nebo rekonfiguraci konvenční elektronika preferována před tou polymorfní. Tato disertační práce představuje nový přístup k polymorfní elektronice. Je založen na hradlech, jejichž funkce závisí na polaritě napájecích přívodů. Cílem této disertační práce je ukázat, že takový přístup umožňuje navrhnout hradla s výrazně lepšími parametry. Aby bylo možné systematicky navrhovat na úrovni tranzistorů takováto hradla, byla navržena evoluční metoda založená na kartézském genetickém programování (CGP). To umožnilo navrhnout několik sad efektivních polymorfních hradel založených jak na konvenčních MOSFET tranzistorech, tak na double-gate ambipolárních tranzistorech. Z těchto sad hradel byla vytvořena knihovna, která je v současné době volně dostupná pro ostatní vědce. Dále byla v této práci navržena řada složitějších obvodů založená na navržených hradlech. Na různých úrovních návrhu obvodů (hradla, RTL, cílová aplikace) je pak ukázáno, že navrhovaný polymorfismus na úrovni hradel představuje velké výhody v porovnání s předchozí generací polymorfních hradel, ale může být také konkurenceschopný nebo výrazně lepší než konvenční řešení takovýchto obvodů.
|
|
|
ALPS Technique in Cartesian Genetic Programming
Stanovský, Peter ; Slaný, Karel (referee) ; Sekanina, Lukáš (advisor)
This work introduces a brief summary of softcomputing and the solutions to NP-hard problems. It especially deals with evolution algorithms and their basic types. The next part involves the study of cartesian genetic programming, which belongs to the field of evolution algorithms, used mainly in the evolution of digital circuits, symbolic regression, etc. A special chapter is devoted to the studies of new technique Age layered population structure, which deals with the problems of premature convergence, which suggests the way of how the population could be divided into subpopulations split up according to the age criteria. Thanks to the maintaining of sufficient diversity, it achieves substantially better solutions in comparison to the classical evolution algorithms. This papier includes the suggestion of two ways of incorporation of the ALPS technique into CGP. In the next part of work there were carried out tests on the classic problems, that would be solved with evolution algorithms. These tests were made with and without using ALPS technique. In the part of work "Experimental results" there was discussed a contribution of using ALPS technique in CGP against the classic CGP.
|
|
|
Novel approach to polymorphism in gate-level digital circuits
Nevoral, Jan ; Plíva, Zdeněk (referee) ; Stopjaková,, Viera (referee) ; Růžička, Richard (advisor)
Před necelými dvaceti lety byl představen nekonvenční přístup k implementaci multifunkčních obvodů, tzv. polymorfní elektronika. Polymorfní elektronika umožňuje implementovat jedním obvodem dvě nebo více funkcí, přičemž aktuálně funkce závisí na stavu okolního prostředí obvodu. Klíčovými komponentami takových obvodů jsou polymorfní hradla. Od představení konceptu polymorfní elektroniky bylo publikováno několik desítek polymorfních hradel. Parametry většiny z nich však neumožňují jejich využití v reálných aplikacích. Bez dostatečného množství polymorfních hradel s dobrými parametry však nejspíše zůstane v aplikacích založených na multifunkčním chování nebo rekonfiguraci konvenční elektronika preferována před tou polymorfní. Tato disertační práce představuje nový přístup k polymorfní elektronice. Je založen na hradlech, jejichž funkce závisí na polaritě napájecích přívodů. Cílem této disertační práce je ukázat, že takový přístup umožňuje navrhnout hradla s výrazně lepšími parametry. Aby bylo možné systematicky navrhovat na úrovni tranzistorů takováto hradla, byla navržena evoluční metoda založená na kartézském genetickém programování (CGP). To umožnilo navrhnout několik sad efektivních polymorfních hradel založených jak na konvenčních MOSFET tranzistorech, tak na double-gate ambipolárních tranzistorech. Z těchto sad hradel byla vytvořena knihovna, která je v současné době volně dostupná pro ostatní vědce. Dále byla v této práci navržena řada složitějších obvodů založená na navržených hradlech. Na různých úrovních návrhu obvodů (hradla, RTL, cílová aplikace) je pak ukázáno, že navrhovaný polymorfismus na úrovni hradel představuje velké výhody v porovnání s předchozí generací polymorfních hradel, ale může být také konkurenceschopný nebo výrazně lepší než konvenční řešení takovýchto obvodů.
|
|
|
Digital circuits test optimization by multifunctional components
Stareček, Lukáš ; Gramatová, Elena (referee) ; Kubátová, Hana (referee) ; Kotásek, Zdeněk (advisor)
This thesis deals with the possibilities of digital circuit test optimization using multifunctional logic gates. The most important part of this thesis is the explanation of the optimization principle, which is also described by a formal mathematical apparatus. Based on this apparatus, the work presents several options. The optimization of testability analogous to inserting test points and simple methodology based on SCOAP is shown. The focus of work is a methodology created to optimize circuit tests. It was implemented in the form of software tools. Presented in this work are the results of using these tools to reduce the test vectors volume while maintaining fault coverage on various circuits, including circuits from the ISCAS 85 test set. Part of the work is devoted to the various principles and technology of creating multifunctional logic gates. Some selected gates of these technologies are subject to simulations of electronic properties in SPICE. Based on the principles of presented methodology and results of multifunctional gates simulations, analysis of various problems such as validity of the modified circuit test and the suitability of each multifunctional gate technology for the methodology was also made. The results of analysis and experiments confirm it is possible for the multifunctional logic gate to optimize circuit diagnostic properties in such a way that has achieved the required circuit test parameter modification with minimum impact on the quality and credibility of these tests.
|
guest ::
