|
|
Implementace obecného VLIW procesoru v FPGA
Kuběna, Petr ; Přikryl, Zdeněk (oponent) ; Husár, Adam (vedoucí práce)
VLIW procesory jsou paralelní výpočetní zařízení používaná v oblastech od vestavěných systémů po servery. Práce obsahuje popis jejich architektury. Hlavním zaměřením je návrh a následně tvorba vlastního obecného VLIW procesoru s rozsáhlými možnostmi konfigurace. Nedílnou součástí je funkční implementace takového procesoru v jazyce VHDL, kterou je možné vyzkoušet na platformě FITkit.
|
|
|
Semi-automated Design of High-performance Digital Circuits with Xilinx FPGAs
Houška, David ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
This master's thesis deals with sequential digital circuit design optimization concerning delay optimization. Two techniques commonly used for the optimization are described in the thesis – a brief description of the retiming technique and a more in-depth description of the pipelining technique. A form of abstraction of sequential digital circuits using Directed Acyclic Graphs (DAGs) was developed in the practical part of the thesis. This abstraction represents the circuit in a more manageable way for transformations. At the same time, a tool for semi-automatic digital circuit optimization using pipelining is introduced. This tool is compatible with Xilinx ISE Design Suite.
|
|
|
Semi-automated Design of High-performance Digital Circuits with Xilinx FPGAs
Houška, David ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
This master's thesis deals with sequential digital circuit design optimization concerning delay optimization. Two techniques commonly used for the optimization are described in the thesis – a brief description of the retiming technique and a more in-depth description of the pipelining technique. A form of abstraction of sequential digital circuits using Directed Acyclic Graphs (DAGs) was developed in the practical part of the thesis. This abstraction represents the circuit in a more manageable way for transformations. At the same time, a tool for semi-automatic digital circuit optimization using pipelining is introduced. This tool is compatible with Xilinx ISE Design Suite.
|
|
|
Implementace obecného VLIW procesoru v FPGA
Kuběna, Petr ; Přikryl, Zdeněk (oponent) ; Husár, Adam (vedoucí práce)
VLIW procesory jsou paralelní výpočetní zařízení používaná v oblastech od vestavěných systémů po servery. Práce obsahuje popis jejich architektury. Hlavním zaměřením je návrh a následně tvorba vlastního obecného VLIW procesoru s rozsáhlými možnostmi konfigurace. Nedílnou součástí je funkční implementace takového procesoru v jazyce VHDL, kterou je možné vyzkoušet na platformě FITkit.
|
host ::
RSS.