|
|
Implementace HDL modulu pro předzpracování dat z vícekanálového ADC
Matoušek, Petr ; Macho, Tomáš (oponent) ; Petyovský, Petr (vedoucí práce)
Diplomová práce se zabývá návrhem a implementací digitálních filtrů v hradlovém poli typu FPGA. Výsledkem práce je univerzální komponenta v jazyce VHDL, která je znovuvyužitelná v projektech, kde je nutné předzpracovávat data. Navržené zařízení komunikuje s A/D převodníkem, ze kterého filtruje vstupní data pomocí FIR a CIC filtrů v FPGA. Pro okolní svět se chová jako zařízení typu Slave a s nadřazeným zařízením komunikuje pomocí sběrnice SPI. V práci je uveden teoretický popis A/D převodníků, FPGA, digitálních filtrů a zvoleného hardware pro testování. Z praktické části je popsána implementace řešení ve VHDL a testování navrženého řešení na reálné aplikaci. Výstupem práce je VHDL komponenta, která je použitelná v projektech, kde se předzpracovávají data.
|
|
|
Experimentální platforma pro bezkabelové optické komunikace ve vodě
Kousal, Martin ; Fedra, Zbyněk (oponent) ; Král, Jan (vedoucí práce)
Pro potřeby podvodních dronů a výzkumu mořského dna je zapotřebí přenášet operátorovi živě obraz z kamery umístěné na dronu. Proto byla vytvořena hardwarová platforma pro výzkum a experimentální ověření možností bezkabelové optické komunikace ve vodním prostředí. V práci jsou rozebrány možnosti komunikací ve vodním prostředí a jejich omezení. Dále je navržen komunikační řetězec vysílače a přijímače, který je následně simulován v jazyce Python. Tento navržený komunikační řetězec je poté v průběhu práce implementován. Je popsána konfigurace FPGA vysílače a přijímače, jsou vytvořeny obslužné aplikace a skripty pro příjem a zpracování vysílaného signálu. Nakonec jsou provedena reálná měření na vzduchu a také hlavně ve vodním prostředí, kde je ověřena funkce celého řetězce. V poslední části práce jsou naznačena možná vylepšení a jejich vliv na celou platformu.
|
|
|
High-speed packet accumulation in FPGA
Beneš, David ; Pristach, Marián (oponent) ; Dvořák, Vojtěch (vedoucí práce)
This paper presents the concept of a digital circuit that has the potential to reduce the transmission overhead on the communication link between a high-speed network card with FPGA and a host PC for small packets. This circuit is specifically designed for the NDK platform developed by CESNET z.s.p.o., which is specified in the first chapter. The motivation for writing this thesis is presented in the second chapter, which is dedicated to the communication path between the host PC and the FPGA. The design of the resulting digital circuit and its testing is described in the final part of this thesis.
|
|
|
Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní
Prášil, Pavel ; Zachariášová, Marcela (oponent) ; Petyovský, Petr (vedoucí práce)
Tato diplomová práce se zabývá testováním integrovaných obvodů s procesorem RISC-V pomocí JTAG protokolu. Cílem práce je návrh modulu pro podporu dvouvodičové varianty JTAG protokolu a návrh rozšiřujícího protokolu pro přístup na systémovou sběrnici RISC-V procesoru pomocí JTAG rozhraní. Navržený modul bude použit pro testování integrovaného obvodu pomocí dvouvodičového JTAG rozhraní za účelem redukce počtu pinů dedikovaných pro JTAG rozhraní. Rozšiřující protokol bude sloužit pro zkrácení doby nutné k testování integrovaných obvodů. Práce obsahuje popis systému pro testování RISC-V procesorů, návrh a implementaci modulu pro dvouvodičový JTAG protokol a také návrh a implementaci modulu pro přístup na systémovou sběrnici pomocí rozšiřujícího protokolu. Součástí práce je také rozšíření testovacího SW prostředí o funkce pro komunikaci pomocí rozšiřujícího protokolu a ověření funkčnosti HW řešení. V práci je také uvedeno vyhodnocení časové efektivity realizovaného komunikačního řešení.
|
|
|
Řízení servopohonu pomocí platformy Zedboard
Kozumplík, Miroslav ; Bartík, Ondřej (oponent) ; Veselý, Libor (vedoucí práce)
Diplomová práce se zabývá návrhem a implementací algoritmu řízení servopohonu na platformě Zedboard. Cílem práce je popsat princip algoritmu vektorově orientovaného řízení FOC synchronního motoru s permanentními magenty. Algoritmus FOC je následně implementován za pomoci využití automatického přístupu generování IP Core pro FPGA v SoC Zynq-7000. Pro propojení Zedboard platformy s reálným PMSM servopohonem je navržena řídicí platforma na desce plošných spojů. Navržená DPS obsahuje dvouúrovňový napěťový střídač z MOSFET tranzistorů, Hallovy sondy pro měření proudu fázemi motoru a další prvky nutné pro zpětnou vazbu a řízení PMSM motoru algoritmem vektorově orientovaného řízení FOC a SVPWM.
|
|
|
Verification environment for BLDC motor controller
Kalocsányi, Vít ; Kajan, Michal (oponent) ; Dvořák, Vojtěch (vedoucí práce)
This thesis addresses the need for thorough verification in the design of BLDC motor controllers. This paper explains functional verification of digital circuits and Universal Verification Methodology (UVM), and it focus on the design of verification environment using this methodology. In this work a typical structure of BLDC motor controller is explained and the verification method for this controller is suggested. Furthermore, implementation of the verification environment is described, and benefits of introducing the UVM into the verification workflow are discussed.
|
|
|
Zpracování prostorového zvuku sférického mikrofonního pole
Tomešek, Jiří ; Honzík,, Petr (oponent) ; Liska, Matej (vedoucí práce)
Diplomová práce se zabývá zpracováním prostorového zvuku sférického mikrofonního pole, jejich vlastnostmi a principy snímání. Dále jsou zde vysvětleny principy fungování MEMS mikrofonů a následná implementace. Rozhraní mezi mikrofonním polem a počítačem je vytvořeno pomocí programovatelného hradlového pole společně s USB převodníkem. Práce přibližuje vhodnou metodu softwarové implementace pro komunikace, řízení a propojení konkrétního hardwaru. Byla provedena a vysvětlena implementace jednotlivých funkcionalit pomocí programovacího jazyka VHDL v FPGA. Byl implementován příjem dat z mikrofonů pomocí TDM rozhraní, řídící logika a komunikace mezi FPGA a počítačem prostřednictvím rozhraní FTDI. V rámci práce byla také vytvořena aplikace v prostředí Matlab pro řízení FPGA a zpracování dat z mikrofonů včetně grafického uživatelského rozhraní. V aplikaci je implementována metoda ambisonie a metoda pro zpracování zvukového signálu pomocí prostorového filtrování.
|
|
|
Bezdrátová nabíječka podle standardu NFC Forum WLC 2.0
Rada, Vojtěch ; Junasová, Veronika (oponent) ; Šteffan, Pavel (vedoucí práce)
Tato diplomová práce je zaměřena na technologii bezdrátového nabíjení podle standardu Wireless Charging 2.0 od standardizační organizace NFC Forum a na návrh obvodu ASIC pro zařízení ve funkci přijímače, kdy je největší důraz kladen na návrh digitální části daného obvodu. V úvodu se práce zabývá obecnou teorií, kde jsou postupně probrány všechny normy od společnosti NFC Forum potřebné pro návrh řízení kontrolního protokolu podle standardu Wireless Charging 2.0. Následně je provedena analýza reálné komunikace vývojové sady určené pro tento standard, na jejímž základě je proveden systémový návrh digitálního obvodu. Navržený obvod je poté popsán pomocí jazyka VHDL a následně je simulacemi ověřena základní funkčnost jednotlivých bloků. V závěru práce je zhotoven prototypový modul s navrženým systémem, který je implementován do obvodu FPGA s připojeným nabíjecím obvodem a jehož funkcionalita je poté otestována v praxi.
|
|
|
Návrh a implementace opatření proti útokům postranními kanály na platformě FPGA
Kuřina, Petr ; Jedlička, Petr (oponent) ; Dobiáš, Patrik (vedoucí práce)
V současné době dochází k výraznému pokroku v oblasti digitálních systémů a kryptografie, vyžadující adekvátní zabezpečení před různými formami útoků. Zvláštní pozornost je věnována rozvoji na platformě FPGA (Field-Programmable Gate Array), která poskytuje flexibilitu a výkon pro implementaci různorodých aplikací, včetně kryptografických algoritmů. Tato semestrální práce se zaměřuje na systematickou analýzu možných úniků citlivých informací z implementace kryptografického schématu na platformě FPGA. V~práci je představena platforma FPGA, včetně programovacích jazyků HDL (Hardware Description Language) jako Verilog nebo VHDL. Poté je zde představen obecný přehled o postranních kanálech a jejich typech, opatřeních proti útokům a podrobný popis bezpečnostních technik. Další kapitolou je kryptografické schéma AES a popsání jeho operací. Je zde věnována kapitola i srovnání aktuálních článků dané problematiky. Následuje popis odborného pracoviště, jako je např. osciloskop nebo hardwarová deska Sakura-X (Sasebo-GIII). V závěrečné části jsou prezentovány výsledky měření bez jakéhokoliv opatření, pouze je implementovaný algoritmus AES a následně v další části je návrh protiopatření, který je implementován a změřen. Výsledky jsou následně popsány a zobrazeny v grafické podobě.
|
|
|
Měřicí jednotka se synchronizací protokolem PTP
Brabenec, Josef ; Burian, František (oponent) ; Havránek, Zdeněk (vedoucí práce)
Tato diplomová práce se zabývá časovou synchronizací přesných měřicích systémů. Práce zkoumá různé protokoly pro časovou synchronizaci a především se zaměřuje na využití Precision Time Protocol (PTP). Práce popisuje klíčové vlastnosti a možnosti implementace tohoto protokolu, a zároveň se věnuje zařízením, která jsou s PTP kompatibilní. Detailně je rozebrán návrh firmwaru pro použití PTP protokolu na vývojové desce Cora Z7. Pro implementaci PTP protokolu je použita knihovna PTPd. Dále byly vytvořeny další potřebné knihovny pro práci s ethernetovými rámci, sběr časových značek, nastavování, úpravu a čtení hodin. Práce také zahrnuje provádění experimentálních měření, která mají za cíl ověřit praktickou funkčnost navrženého řešení.
|
host ::
RSS.