|
|
Framework pro částečnou dynamickou rekonfiguraci FPGA Virtex-5
Raček, Jakub ; Viktorin, Jan (oponent) ; Matoušek, Jiří (vedoucí práce)
Práce se zabývá návrhem a implementací frameworku částečné dynamické rekonfigurace pro FPGA architekturu Virtex-5. Framework má usnadnit tvorbu aplikací s hardwarovými akcelerátory využívajících částečnou dynamickou rekonfiguraci. S využitím frameworku byla vytvořena demonstrační aplikace pro pattern-matching nad příchozími síťovými pakety. Řízení procesu částečné dynamické rekonfigurace obstarává systém typu GNU/Linux, který běží na procesoru MicroBlaze. To navíc umožňuje běh méně náročných aplikací a zpracování paketů pomocí softwaru.
|
|
|
Jednotka pro řízení protokolu PCI Express
Korček, Pavol ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Cílem diplomové práce bylo navrhnout a implementovat jednotku pro řízení protokolu sběrnice PCI Express. Jednotka má za úkol výrazným způsobem zjednodušit práci uživatelům - aplikačním inženýrům, kteří pracují na vývoji rozličných akcelerátorů pro čipy FPGA. Navržená jednotka transformuje komplexní rozhraní sběrnice PCI Express a nabízí uživateli obecnější a snadno škálovatelné rozhraní interní sběrnice pro připojení vnitřních komponent čipu. To umožňuje uživateli soustředit se pouze na vývoj cílové aplikace. Jednotka byla implementována v jazyce VHDL, dále byla provedená syntéza do hradlových polí s technologií Virtex-5 a zároveň byla otestovaná přímo na kartách ML555 a COMBOv2. Dosažené výsledky ukazují schopnost pracovat na maximální možné propustnosti, tedy na 7Gb/s.
|
|
|
Jednotka pro řízení protokolu PCI Express
Korček, Pavol ; Kořenek, Jan (oponent) ; Martínek, Tomáš (vedoucí práce)
Cílem diplomové práce bylo navrhnout a implementovat jednotku pro řízení protokolu sběrnice PCI Express. Jednotka má za úkol výrazným způsobem zjednodušit práci uživatelům - aplikačním inženýrům, kteří pracují na vývoji rozličných akcelerátorů pro čipy FPGA. Navržená jednotka transformuje komplexní rozhraní sběrnice PCI Express a nabízí uživateli obecnější a snadno škálovatelné rozhraní interní sběrnice pro připojení vnitřních komponent čipu. To umožňuje uživateli soustředit se pouze na vývoj cílové aplikace. Jednotka byla implementována v jazyce VHDL, dále byla provedená syntéza do hradlových polí s technologií Virtex-5 a zároveň byla otestovaná přímo na kartách ML555 a COMBOv2. Dosažené výsledky ukazují schopnost pracovat na maximální možné propustnosti, tedy na 7Gb/s.
|
|
|
Framework pro částečnou dynamickou rekonfiguraci FPGA Virtex-5
Raček, Jakub ; Viktorin, Jan (oponent) ; Matoušek, Jiří (vedoucí práce)
Práce se zabývá návrhem a implementací frameworku částečné dynamické rekonfigurace pro FPGA architekturu Virtex-5. Framework má usnadnit tvorbu aplikací s hardwarovými akcelerátory využívajících částečnou dynamickou rekonfiguraci. S využitím frameworku byla vytvořena demonstrační aplikace pro pattern-matching nad příchozími síťovými pakety. Řízení procesu částečné dynamické rekonfigurace obstarává systém typu GNU/Linux, který běží na procesoru MicroBlaze. To navíc umožňuje běh méně náročných aplikací a zpracování paketů pomocí softwaru.
|
host ::
RSS.