Národní úložiště šedé literatury Nalezeno 60 záznamů.  začátekpředchozí51 - 60  přejít na záznam: Hledání trvalo 0.01 vteřin. 
Výbojové zdroje plazmatu s podporou magnetického pole
Havlíček, Josef ; Kudrna, Pavel (vedoucí práce) ; Tichý, Milan (oponent)
Cílem této práce bylo proměřit vlastnosti fluktuací plovoucího potenciálu ve válcovém magnetronu v klasickém zapojení v neonu. K měření byla použita dvojice Langmuirových sond. Byly měřeny veličiny: tlak p v rozsahu 1-7 Pa, velikost indukce magnetického pole B v rozsahu 10-40 mT, výbojový proud I v rozsahu 5-100mA, výbojové napětí U a plovoucí potenciál Uf. Fluktuace byly popisovány pomocí závislosti spektrální výkonové hustoty na frekvenci S(f) a pomocí histogramu S(k,f), který navíc ukazuje závislost na vlnovém vektoru k. V magnetronu bylo pozorováno více módů výboje. Tyto módy se dají rozlišit například pomocí hodnoty plovoucího potenciálu. Byly určeny výbojové podmínky, kdy se ve spektru S(f) nachází pík. Ve většině případů byl pozorován pouze jeden pík s frekvencí v rozsahu 4-16 kHz. Většina těchto píků měla v histogramu S(k,f) nulový vlnový vektor, tj. plovoucí potenciál synchronně kmital na dané frekvenci v celém magnetronu. Pro některé výbojové podmínky byly pozorovány histogramy s nenulovým vlnovým vektorem pro spektrální pozadí (šum).
Extension for Xilinx System Generator - logarithmic arithmetic blockset
Líčko, Miroslav ; Métais, B. ; Tichý, Milan ; Matoušek, Rudolf
The paper introduces support of floating point(FP) data format for the Xilinx System Generator (XSG) using logarithmic arithmetic. This type of arithmetic seems to be one of the promising ways to solve FP sort of DSP problems in practice. Our 32-bit high-speed logarithmic arithmetic (HSLA) keeps the accuracy according to IEEE 754 and speed up some kinds of FP algorithms. Promising is 19-bit equivalent utilised int this paper. It offers reasonable precision for the practical use and has min.HW requirements.
Prototyping of DSP algorithms on FPGA
Líčko, Miroslav ; Tichý, Milan ; Heřmánek, Antonín ; Matoušek, Rudolf ; Pohl, Zdeněk
Poster describes an algorithm development process for FPGA. The process is shown on the example of an implementation of the QR RLS algorithm.

Národní úložiště šedé literatury : Nalezeno 60 záznamů.   začátekpředchozí51 - 60  přejít na záznam:
Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.