|
|
Implementace systému pro testování integrovaných obvodů pomocí JTAG rozhraní
Prášil, Pavel ; Zachariášová, Marcela (oponent) ; Petyovský, Petr (vedoucí práce)
Tato diplomová práce se zabývá testováním integrovaných obvodů s procesorem RISC-V pomocí JTAG protokolu. Cílem práce je návrh modulu pro podporu dvouvodičové varianty JTAG protokolu a návrh rozšiřujícího protokolu pro přístup na systémovou sběrnici RISC-V procesoru pomocí JTAG rozhraní. Navržený modul bude použit pro testování integrovaného obvodu pomocí dvouvodičového JTAG rozhraní za účelem redukce počtu pinů dedikovaných pro JTAG rozhraní. Rozšiřující protokol bude sloužit pro zkrácení doby nutné k testování integrovaných obvodů. Práce obsahuje popis systému pro testování RISC-V procesorů, návrh a implementaci modulu pro dvouvodičový JTAG protokol a také návrh a implementaci modulu pro přístup na systémovou sběrnici pomocí rozšiřujícího protokolu. Součástí práce je také rozšíření testovacího SW prostředí o funkce pro komunikaci pomocí rozšiřujícího protokolu a ověření funkčnosti HW řešení. V práci je také uvedeno vyhodnocení časové efektivity realizovaného komunikačního řešení.
|
|
|
Modernizace výukových úloh kurzu Logické obvody a systémy
Prášil, Pavel ; Holek, Radovan (oponent) ; Petyovský, Petr (vedoucí práce)
Tato bakalářská práce se zabývá návrhem asynchronního sériového vysílače/přijímače a jeho implementací do hradlového pole. Následně bude návrh využit jako výuková laboratorní úloha kurzu „Logické obvody a systémy“. Práce obsahuje popis vlastností sériového komunikačního rozhraní UART. Součástí práce je výsledný návrh asynchronního sériového vysílače/přijímače a výstupy simulace jednotlivých bloků. Výsledný návrh UART bude využit jako komunikační rozhraní pro přehrávání hudebních dat, pomocí programovatelného zvukového generátoru. Návrh programovatelného vícekanálového zvukového obvodu není součástí této práce, je převzatý z jiné bakalářské práce.
|
|
|
Universal asynchronous receiver/transmitter implementation in VHDL
Prášil, Pavel ; Petyovský, Petr
The article deals with the design of an asynchronous serial receiver/transmitter and its implementation into the FPGA. The design will be used as a laboratory exercise in the course ”Logical circuits and systems”. This paper contains the basic design of UART and the following features which will be added. UART design will be used as a communication interface between PC and an existing programmable multichannel sound generator (PSG) design, which is already implemented in FPGA.
|
|
|
Modernizace výukových úloh kurzu Logické obvody a systémy
Prášil, Pavel ; Holek, Radovan (oponent) ; Petyovský, Petr (vedoucí práce)
Tato bakalářská práce se zabývá návrhem asynchronního sériového vysílače/přijímače a jeho implementací do hradlového pole. Následně bude návrh využit jako výuková laboratorní úloha kurzu „Logické obvody a systémy“. Práce obsahuje popis vlastností sériového komunikačního rozhraní UART. Součástí práce je výsledný návrh asynchronního sériového vysílače/přijímače a výstupy simulace jednotlivých bloků. Výsledný návrh UART bude využit jako komunikační rozhraní pro přehrávání hudebních dat, pomocí programovatelného zvukového generátoru. Návrh programovatelného vícekanálového zvukového obvodu není součástí této práce, je převzatý z jiné bakalářské práce.
|
host ::
RSS.