|
|
Metodika vkládání kontrolních prvků do číslicového systému
Bartl, Michal ; Straka, Martin (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Problematika popisovaná a řešená v této diplomové práci zapadá tématicky do oblasti testování číslicových obvodů. Jsou v ní vysvětleny základní pojmy jako spolehlivost, řiditelnost, pozorovatelnost a testovatelnost obvodu. Více rozepsány jsou jednotlivé techniky pro zvyšování spolehlivosti číslicových obvodů a je zde uveden také příklad metod zvyšujících testovatelnost obvodu i metody určující metriku, která udává, nakolik je daný obvod diagnostikovatelný. V práci je dále popsán formální model struktury číslicového obvodu, na který navazuje implementační část. V ní byl vytvořen programový prostředek, jehož hlavní funkcí je nalezení komponent, z nichž obvod sestává, a rozpoznání jejich funkce. Pro tyto obvodové prvky dále program vytváří kontrolní obvody, které sledují jejich správnou funkci.
|
|
|
Methodology for Fault Tolerant Systems Design into Limited Implementation Area in FPGA
Mičulka, Lukáš ; Racek, Stanislav (oponent) ; Vlček, Karel (oponent) ; Kotásek, Zdeněk (vedoucí práce)
The work presents a methodology of fault tolerant system design into an FPGA with the ability of the transient fault and the permanent fault mitigation. The transient fault mitigation is done by the partial dynamic reconfiguration. The mitigation of a certain number of permanent faults is based on using a specific fault tolerant architecture occupying less resources than the previosly used one and excluding the faulty part of the FPGA from further use. This inovative technique is based on the precompiled configurations stored in an external memory. To reduce the required space for a partial bitstream the relocation technique is used.
|
|
|
New Methods for Increasing Efficiency and Speed of Functional Verification
Zachariášová, Marcela ; Dohnal, Jan (oponent) ; Steininger, Andreas (oponent) ; Kotásek, Zdeněk (vedoucí práce)
In the development of current hardware systems, e.g. embedded systems or computer hardware, new ways how to increase their reliability are highly investigated. One way how to tackle the issue of reliability is to increase the efficiency and the speed of verification processes that are performed in the early phases of the design cycle. In this Ph.D. thesis, the attention is focused on the verification approach called functional verification. Several challenges and problems connected with the efficiency and the speed of functional verification are identified and reflected in the goals of the Ph.D. thesis. The first goal focuses on the reduction of the simulation runtime when verifying complex hardware systems. The reason is that the simulation of inherently parallel hardware systems is very slow in comparison to the speed of real hardware. The optimization technique is proposed that moves the verified system into the FPGA acceleration board while the rest of the verification environment runs in simulation. By this single move, the simulation overhead can be significantly reduced. The second goal deals with manually written verification environments which represent a huge bottleneck in the verification productivity. However, it is not reasonable, because almost all verification environments have the same structure as they utilize libraries of basic components from the standard verification methodologies. They are only adjusted to the system that is verified. Therefore, the second optimization technique takes the high-level specification of the system and then automatically generates a comprehensive verification environment for this system. The third goal elaborates how the completeness of the verification process can be achieved using the intelligent automation. The completeness is measured by different coverage metrics and the verification is usually ended when a satisfying level of coverage is achieved. Therefore, the third optimization technique drives generation of input stimuli in order to activate multiple coverage points in the veri\-fied system and to enhance the overall coverage rate. As the main optimization tool the genetic algorithm is used, which is adopted for the functional verification purposes and its parameters are well-tuned for this domain. It is running in the background of the verification process, it analyses the coverage and it dynamically changes constraints of the stimuli generator. Constraints are represented by the probabilities using which particular values from the input domain are selected. The fourth goal discusses the re-usability of verification stimuli for regression testing and how these stimuli can be further optimized in order to speed-up the testing. It is quite common in verification that until a satisfying level of coverage is achieved, many redundant stimuli are evaluated as they are produced by pseudo-random generators. However, when creating optimal regression suites, redundancy is not needed anymore and can be removed. At the same time, it is important to retain the same level of coverage in order to check all the key properties of the system. The fourth optimization technique is also based on the genetic algorithm, but it is not integrated into the verification process but works offline after the verification is ended. It removes the redundancy from the original suite of stimuli very fast and effectively so the resulting verification runtime of the regression suite is significantly improved.
|
|
|
Řídící systém pro modelovou železnici využívající FITKit
Kandrik, Ján ; Kotásek, Zdeněk (oponent) ; Straka, Martin (vedoucí práce)
Tato práce se zabývá řídicím systémem pro modelovou železnici, vycházejícím z nejmodernějšího zabezpečovacího zařízení, používaného na skutečné železnici, elektronického stavědla. V práci je popsána práce zabezpečovacího zařízení, reálie provozu zabezpečovacího zařízení na modelové železnici a v neposlední řadě návrh a implementace takovéhoto zařízení. Diskutována je též realizace částí systému s využitím výukové platformy FITkit.
|
|
|
Metodika návrhu synchronizace a obnovy stavu systému odolného proti poruchám
Szurman, Karel ; Fišer, Petr (oponent) ; Racek, Stanislav (oponent) ; Vlček, Karel (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Tato disertační práce představuje metodiku vytvořenou pro návrh synchronizace a obnovy stavu systému odolného proti poruchám. Metoda synchronizace stavu navržená podle popsané metodiky umožňuje opravit stav paměťových prvků systému, které jsou implementovány v aplikační logické vrstvě číslicového návrhu v FPGA a jejichž hodnoty nelze opravit částečnou dynamickou rekonfigurací. Vytvořená metodika popisuje možné způsoby návrhu metod synchronizace s ohledem na granularitu TMR, závislost funkce systému na předchozích stavech a samotné architektuře číslicového systému. Metodika se blíže zaměřuje na hrubozrnné architektury TMR a problematiku synchronizace stavu v systémech řízených stavovými automaty nebo procesorem. V této práci je využití vytvořené metodiky předvedeno na návrhu metod synchronizace stavu pro systém řadiče sběrnice CAN odolného proti poruchám a zabezpečený systém mikrokontroléru NEO430. Při experimentálním ověření mechanismů opravy a obnovy stavu systému po poruše byla ověřena jak správná funkce systémů, tak jejich spolehlivost v přítomnosti simulovaných poruch typu SEU. V závěru práce jsou diskutovány dosažené experimentální výsledky a přínos práce.
|
|
|
Metodika aplikace testu obvodu založená na identifikaci testovatelných bloků
Herrman, Tomáš ; Plíva, Zdeněk (oponent) ; Racek, Stanislav (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Dizertační práce se zabývá analýzou číslicových obvodů popsaných na úrovni meziregistrových přenosů. Je v ní zahrnuta pouze problematika související s testovatelností obvodových datových cest, řadičem ovládajícím tok dat těmito cestami se nezabývá. Stěžejní částí práce je návrh konceptu testovatelného bloku (TB), pomocí něhož se obvod rozdělí na části, jež jsou plně testovatelné přes jejich vstupy a výstupy, přes takzvané hraniční registry bloku nebo primární vstupy/výstupy. Přínosem nové metodiky je také redukce počtu registrů v řetězci scan, do něhož jsou zařazeny pouze hraniční registry. Segmentací obvodu dosáhneme také zjednodušení generování testu rozdělením tohoto problému na více menších částí. Navržená metodika pro identifikaci TB v číslicovém obvodu využívá dvou vybraných evolučních algoritmů operujících na formálním modelu obvodu na úrovni RT.
|
|
|
Optimalizace testu digitálního obvodu multifunkčními prvky
Stareček, Lukáš ; Gramatová, Elena (oponent) ; Kubátová, Hana (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Tato práce se zabývá možností optimalizace testu číslicových obvodů pomocí multifunkčních logických hradel. Nejdůležitější částí práce je vysvětlení samotného principu optimalizace, který je popsán také formálními matematickými prostředky. Na základě tohoto popisu je v práci prezentováno několik možností využití. Ukázána je optimalizace testovatelnosti obdobná metodě vkládání testovacích bodů a jednoduchá metodika založena na základě SCOAP. Těžištěm práce je však metodika, která byla vytvořena pro optimalizaci testu obvodu. Ta byla implementována v podobě softwarových nástrojů. V práci jsou následně prezentovány výsledky použití těchto nástrojů na úloze snížení počtu testovacích vektorů se zachováním pokrytí poruch pro různé obvody včetně testovací sady ISCAS 85. Část práce je věnována také různým principům a technologiím tvorby multifunkčních logických hradel. Některá vybraná hradla z těchto technologií jsou podrobena simulacím elektronických vlastností ve SPICE. Na základě principů prezentované metodiky a výsledků simulací multifunkčních hradel je také provedena analýza a rozbor různých problémů jako je platnost testu modifikovaného obvodu a vhodnost jednotlivých technologií multifunkčních hradel pro danou metodiku. Výsledky analýz a provedených experimentů je potvrzeno, že pomocí multifunkčních hradel lze optimalizovat diagnostické vlastnosti obvodu takovým způsobem, aby došlo k požadovaným úpravám parametrů výsledných testů obvodů při minimálních dopadech na kvalitu a věrohodnost těchto testů.
|
|
|
Programové vybavení pro komunikaci a nastavení jednotky pro sběr dat JSD600
Pajgrt, Michal ; Kreslíková, Jitka (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Práce se zabývá popisem jednotky JSD600 firmy Smart, spol. s r.o. Jedná se o jednotku pro matematické zpracování, měření a záznam dat využívané především v oblasti měření energie dodané vodní parou. Práce stručně představuje jednotku z pohledu základní koncepce, vysvětluje princip řešení uchování požadovaných dat jednotkou. Dále shrnuje základní poznatky z oblasti měření energie, měření průtoku a stavů vodní páry, nezbytné pro porozumění problematice měřičů tepla. Přináší ucelený přehled komunikačního protokolu jednotky od základní definice struktury paketu až po celkový přehled všech používaných paketů. Druhá část práce se věnuje především popisu vlastní implementace aplikace pro nastavení a konfiguraci jednotky, která tvoří hlavní část mé diplomové práce.
|
|
|
Metodika návrhu synchronizace a obnovy stavu systému odolného proti poruchám
Szurman, Karel ; Fišer, Petr (oponent) ; Racek, Stanislav (oponent) ; Vlček, Karel (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Tato disertační práce představuje metodiku vytvořenou pro návrh synchronizace a obnovy stavu systému odolného proti poruchám. Metoda synchronizace stavu navržená podle popsané metodiky umožňuje opravit stav paměťových prvků systému, které jsou implementovány v aplikační logické vrstvě číslicového návrhu v FPGA a jejichž hodnoty nelze opravit částečnou dynamickou rekonfigurací. Vytvořená metodika popisuje možné způsoby návrhu metod synchronizace s ohledem na granularitu TMR, závislost funkce systému na předchozích stavech a samotné architektuře číslicového systému. Metodika se blíže zaměřuje na hrubozrnné architektury TMR a problematiku synchronizace stavu v systémech řízených stavovými automaty nebo procesorem. V této práci je využití vytvořené metodiky předvedeno na návrhu metod synchronizace stavu pro systém řadiče sběrnice CAN odolného proti poruchám a zabezpečený systém mikrokontroléru NEO430. Při experimentálním ověření mechanismů opravy a obnovy stavu systému po poruše byla ověřena jak správná funkce systémů, tak jejich spolehlivost v přítomnosti simulovaných poruch typu SEU. V závěru práce jsou diskutovány dosažené experimentální výsledky a přínos práce.
|
|
|
Programové vybavení pro komunikaci a nastavení jednotky pro sběr dat JSD600
Pajgrt, Michal ; Kreslíková, Jitka (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Práce se zabývá popisem jednotky JSD600 firmy Smart, spol. s r.o. Jedná se o jednotku pro matematické zpracování, měření a záznam dat využívané především v oblasti měření energie dodané vodní parou. Práce stručně představuje jednotku z pohledu základní koncepce, vysvětluje princip řešení uchování požadovaných dat jednotkou. Dále shrnuje základní poznatky z oblasti měření energie, měření průtoku a stavů vodní páry, nezbytné pro porozumění problematice měřičů tepla. Přináší ucelený přehled komunikačního protokolu jednotky od základní definice struktury paketu až po celkový přehled všech používaných paketů. Druhá část práce se věnuje především popisu vlastní implementace aplikace pro nastavení a konfiguraci jednotky, která tvoří hlavní část mé diplomové práce.
|
host ::
RSS.