Original title: Implementace samoopravných kódů pro 100 Gb/s Ethernet
Translated title: Implementation of Self-Correcting Codes for 100 Gb/s Ethernet
Authors: Velecký, Jan ; Kučera, Jan (referee) ; Kekely, Lukáš (advisor)
Document type: Bachelor's theses
Year: 2017
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [cze] [eng]
Práce se zabývá návrhem ucelené RS-FEC vrstvy pro 100Gb/s Ethernet dle standardu IEEE 802.3-2015 včetně kódovacího a dekódovacího obvodu Reed-Solomonova kódu. Text objasňuje matematický aparát konečných těles, lineárních blokových kódů, cyklických kódů a zejména samotných Reed-Solomonových kódů pro použití v návrhu. Návrh vysílací části RS-FEC vrstvy byl přizpůsoben pro implementaci v síťových kartách COMBO využívajících FPGA čipy Xilinx Virtex-7 a realizován ve VHDL. Kódovací obvod byl v několika krocích zoptimalizován - co se týče požadavků na zdroje FPGA a délky trvání syntézy VHDL kódu. Snížení nároků na zdroje se docílilo zejména využitím vlastností cyklických kódů umožňující zřetězení. Doba syntézy pak vytvořením logiky kódovacího obvodu na úrovni hradel ve vlastní režii. Výsledná implementace byla testována v simulaci a je dostatečně zoptimalizována, aby mohla být použita při implementaci Ethernetu na FPGA čipu. Jak návrh, tak implementaci je možné modifikovat pro 400Gb/s Ethernet - v době návrhu ještě oficiálně neexistujícího. The thesis deals with the design of entire RS-FEC layer for the 100 Gb/s Ethernet according to IEEE 802.3-2015 standard including Reed-Solomon encoder and decoder. Text clarifies mathematical basis of finite fields, linear block codes, cyclic codes and particularly Reed-Solomon codes used in design. Design of RS-FEC layer transmit side has been adjusted for implementation in COMBO network cards which use Xilinx Virtex-7 FPGA and realized in VHDL. Encoder has been optimized in several steps - as for FPGA resource usage and as for VHDL code synthesis duration. Reduction of resource usage has been achieved by using pipelining thanks to properties of cyclic codes. Synthesis duration then by creating logic of encoder on gate level on its own. Resulting implementation has been tested in simulation and it is optimized enough for usage in FPGA for Ethernet implementation. It is possible to adapt both design and implementation for 400Gb/s Ethernet which does not exist yet at the time of design.
Keywords: 100GBASE; CR4; error correction; error-control coding; finite fields; FPGA; Galoise fields; KP4; LR4; Reed-Solomon codes; RS-FEC; SR4; 100GBASE; CR4; FPGA; Galoisova tělesa; konečná tělesa; KP4; LR4; oprava chyb; protichybové kódování; Reed-Solomonovy kódy; RS-FEC; SR4

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/69826

Permalink: http://www.nusl.cz/ntk/nusl-601977


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses