Original title:
Vzorové úlohy ve VHDL
Translated title:
Sample assignments in VHDL
Authors:
Huzlík, Petr ; Macho, Tomáš (referee) ; Holek, Radovan (advisor) Document type: Bachelor's theses
Year:
2009
Language:
cze Publisher:
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií Abstract:
[cze][eng]
Tato bakalářska prace navazuje na semestralní projekt a zabývá se jazykem VHDL a obvody FPGA a CPLD firmy Xilinx. Dále pak má tato práce za cíl popsat, jak zacházet s vývojovým prostředím WebPack, kde je popsáno jak realizovat nový projekt. Jsou zde popsány různé metody návrhu úlohy v tomto vývojovém prostředí. Nakonec jsou také uvedeny některé vzorové příklady ve VHDL.
This bachelor’s study connects on semestral project and is focused on VHDL language and FPGA and CPLD circuits by Xilinx. The aim of this study is to describe how to work with profossional design tool WebPack. Documents detaily describes how to create new project on advanced level - with emphasis on methodiology and examples from practice in VHDL lenguage.
Keywords:
CPLD; FPGA; VHDl language; WebPack; Xilinx; CPLD; FPGA; jazyk VHDL; WebPack; Xilinx
Institution: Brno University of Technology
(web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library. Original record: http://hdl.handle.net/11012/3502