Original title: Aproximace obvodů v nástroji Yosys
Translated title: Approximation of Digital Circuits in Yosys Tool
Authors: Plevač, Lukáš ; Vašíček, Zdeněk (referee) ; Mrázek, Vojtěch (advisor)
Document type: Bachelor's theses
Year: 2022
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract: [cze] [eng]
Cílem této práce je představení rozšíření cgploss, které slouží k optimalizaci kombinačních obvodů v nástroji Yosys. V první části práce bude představena metoda Kartézského genetického programování, která lze použít na návrh a optimalizaci obvodů. Tato kapitola dále popisuje možné reprezentace kombinačních obvodů pro Kartézské genetické programování. Následuje představení nástroje Yosys z uživatelského i implementačního hlediska a popis tvorby rozšíření pro tento nástroj. Následující kapitola popisuje návrh rozšíření cgploss a jeho vnitřní struktury. Dále je popisována implementace rozšíření a jeho ovládání. V závěru práce je otestována funkčnost nástroje a jednotlivé použité reprezentace obvodu jsou porovnány mezi sebou. The goal of this work is introduction of cgploss extension. This extension is extension for combinational logic circuits optimization in Yosys tool. Cartesian genetic programming is introduced in the first part of this work. Cartesian genetic programming is a design and optimization method that can be used for circuit optimization and approximation. This chapter introduces representation of combinational logic circuits for Cartesian genetic programming. The next chapter introduces Yosys tool and possibilities of the Yosys extending. The proposed 'cgploss' extension is introduced in the next chapter. The chapter also provides details about the implementation and the usage. The last chapter tests cgploss extension and compares representation of combinational logic circuits.
Keywords: AIG; And-inverter graph; Cartesian genetic programming; CGP; combinational circuit; combinational circuits optimization; logic gate; logic gates representation; Majority-Inverter Graph; MIG; optimization; Verilog; Yosys; AIG; And-inverter graph; CGP; hradlová reprezentace; Kartézské genetické programování; kombinační obvod; logické hradlo; Majority-Inverter Graph; MIG; optimalizace; optimalizace kombinačních obvodů; Verilog; Yosys

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/207211

Permalink: http://www.nusl.cz/ntk/nusl-572391


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses