Original title:
Implementace vrstvy RS-FEC pro 400 Gb/s Ethernet
Translated title:
RS-FEC layer implementation for 400Gb/s ethernet
Authors:
Zahálka, Patrik ; Kekely, Lukáš (referee) ; Vyroubal, Petr (advisor) Document type: Master’s theses
Year:
2020
Language:
eng Publisher:
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií Abstract:
[eng][cze]
Tato diplomová práce se věnuje problematice VLSI návrhu a implementaci vrstvy RS-FEC pro 400 Gb/s Ethernet do FPGA Intel® Stratix® 10 DX 2100. V práci je charakterizován současný stav rychlostí Ethernetu, význam a kontext samoopravných kódů v rámci protokolu Ethernet. Dále je popsána výroba PLD čipů i matematická podstata RS sa moopravných kódů. V části praktické je představen návrh řešení systému RS-FEC, který byl realizován genericky pomocí jazyka VHDL. Zároveň byly jeho komponenty implementovány a v závěrečné diskusi je popsáno jeho řešení, dosažené výsledky včetně jeho budoucího rozšíření.
This Master’s thesis deals with RS-FEC layer implementation using VLSI hardware description for 400 GE (Gigabit Ethernet) in the FPGA Intel® Stratix® 10 DX 2100. In the theoretical part of this work, current state of Ethernet speeds and context of RS-FEC layer within Ethernet protocol is described including PLD fabrication process and mathematical aspects of RS-FEC self-correction algorithm. In the practical part, parametrizable RS-FEC system is described including evaluation of the first results achieved and future scope of this project is discussed.
Keywords:
400 Gb/s Ethernet; FPGA; Reed-Solomonovy samoopravné kódy; 400 Gbps Ethernet; Forward Error Correction; FPGA; Reed-Solomon Error Correction Codes
Institution: Brno University of Technology
(web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library. Original record: http://hdl.handle.net/11012/189374