Original title: Generátor zátěže a kybernetických útoků na platformě FPGA
Translated title: Network traffic and cyber attacks generator on the FPGA platform
Authors: Heriban, Radoslav ; Smékal, David (referee) ; Lieskovan, Tomáš (advisor)
Document type: Bachelor's theses
Year: 2019
Language: slo
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [slo] [eng]
Práca je zameraná na problematiku hardvérovo akcelerovaných DoS útokov. Keďže popularita tohto typu útoku narastá, generátor záťaže kybernetických útokov má za účel slúžiť ako testovací nástroj odolnosti siete. Zvoleným hardvérovým médiom je platforma FPGA, ktorá vďaka svojim vlastnostiam predstavuje ideálny kompromis vlastností pre rapídne prototypovanie a vývoj hardvérových návrhov. V práci je použité vývojové prostredie Xilinx ISE a za jazyk popisujúci požadované správanie FPGA bol zvolený VHDL. Z množstva útokov popísaných v tejto práci boli ďalej implementované a simulované dva z nich - UDP a ICMP záplava. V praktickej časti práce sú spomenuté aj problémy ktorým bolo čelené pre vývojárov, ktorý by chceli podobný projekt realizovať. This thesis is focused on the most common and every day more popular threat of DoS attacks. All networks are vulnerable to this kind of attack, and with growing popularity and intensity it shouldn't be underestimated. The goal of this thesis was creating hardware accelerated generator of DoS traffic intented for testing our own networks and identifying the risks. FPGA technology is used for this task, since it has proven to be more effective way of prototyping hardware design then developing ASIC. The language used to describe desired design behavior is VHDL. Designed ICMP and UDP flood attacks are simulated in Xilinx ISE development environment. Description of problems faced before any result was reached is also included for future researchers interested in similar projects.
Keywords: address; ASIC; attack; datagram; DoS; FPGA; frame; generator; ICMP; IP; ISE; network; packet; port; protocol; Spartan6; TCP/IP; UDP; VHDL; Xilinx

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/173556

Permalink: http://www.nusl.cz/ntk/nusl-401248


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses