Original title: Design Retiming in HDL
Translated title: Design Retiming na HDL úrovni
Authors: Kafka, Leoš ; Matoušek, Rudolf
Document type: Papers
Conference/Event: Annual University-Wide Seminar. WORKSHOP 2005 /13./, Praha (CZ), 2005-03-21 / 2005-03-25
Year: 2005
Language: eng
Abstract: [eng] [cze]
This paper deals with an improvement of design timing characteristics by modification at the high abstraction level of the system description. Some synthesis tools such as Synplify Pro provide timing optimizations, called pipelining and retiming. These techniques help the designer unify delay slacks at different inputs, which results in higher system clock frequencies of the produced circuit. Článek se zabývá zlepšením časování obvodu pomocí úprav na vyšší úrovni popisu obvodu. Některé nástroje pro syntézu umožňují zlepšení časování, ale tyto techniky nejsou dostupné pro všechny architektury, například pro Atmel FPSLIC. Modifikace na úrovni HDL je nezávislá na použité architektuře a je tak jednou z možností, jak provést zlepšení časování i pro tyto architektury.
Keywords: FPGA; Synplify Pro; VHDL
Project no.: CEZ:AV0Z10750506 (CEP), 102/04/2137, IST-2001-34016 (CEP)
Funding provider: GA ČR, Commission EC
Host item entry: Proceedings of Workshop 2005

Institution: Institute of Information Theory and Automation AS ČR (web)
Document availability information: Fulltext is available at the institute of the Academy of Sciences.
Original record: http://hdl.handle.net/11104/0131540

Permalink: http://www.nusl.cz/ntk/nusl-35102


The record appears in these collections:
Research > Institutes ASCR > Institute of Information Theory and Automation
Conference materials > Papers