Original title:
Testovací rozhraní integrovaných obvodů s malým počtem vývodů
Translated title:
A Test Interface for Integrated Circuits with the Small Number of Pins
Authors:
Tománek, Jakub ; Dvořák, Vojtěch (referee) ; Šťáva, Martin (advisor) Document type: Master’s theses
Year:
2017
Language:
cze Publisher:
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií Abstract:
[cze][eng]
Práce prozkoumává možnosti snížení počtu potřebných vývodů pro testovací rozhraní zákaznických integrovaných obvodů (ASIC). V první části práce jsou popsána existující řešení a shrnuty principy, které je možné za tímto účelem využít. V druhé části práce konkrétní řešení čtyřvodičové, třívodičové, dvouvodičové, jednovodičové a nulavodičové rozhraní. Na závěr jsou shrnuty výhody a nevýhody jednotlivých přístupů pro řešení problematiky a navržených řešení.
This study explores the possibilities for reducing the number of pins needed for scan mode interface. In the first part of this paper the existing solutions and methods that are usable for this purpose are described. Specific four pin, three pin, two pin, one pin and zero pin interfaces are designed in second part. Advantages and disadvantages of existing solutions and methods as well as designed and proposed interface are summarized in the conclusion.
Keywords:
Design for Testability (DFT); Embedded deterministic testing; Low Pin Count Test (LPCT) controller; Scan chain; scan mod; three-state logic; kontrolér pro testování s nízkým množstvím vývodů; scan mód; Skenovací řetězec; testovatelný návrh; trojúrovňová logika; vložené deterministické testování
Institution: Brno University of Technology
(web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library. Original record: http://hdl.handle.net/11012/66035