Original title: Zabezpečení přenosu dat Reedovými-Müllerovými kódy
Translated title: Data transmition security with Reed-Müller codes
Authors: Hrouza, Ondřej ; Burda, Karel (referee) ; Němec, Karel (advisor)
Document type: Bachelor's theses
Year: 2010
Language: cze
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [cze] [eng]
Cílem této bakalářské práce je navrhnout Reedův-Müllerův kód, který zabezpečí přenos dat proti t = 4 nezávislým chybám, při informační rychlosti R ? 0,5 a pro tento kód vypracovat podrobný návrh realizace kodeku. Aby bylo možno provést tento návrh, je nezbytné seznámit se se základními vlastnosti Reedových-Müllerových kódů. K pochopení funkce kodeku Reedova-Müllerova kódu je v práci rozebrán proces kódování a dekódování, jenž je založen na metodě využívající většinovou logiku. Pro návrh kodeku, který se skládá z kodéru a dekodéru, je využito obvodů programovatelné logiky FPGA. Tyto obvody se programují v jazyce VHDL, kdy pro návrh zdrojových kódů je použito prostření Xilinx ISE 10.1. V práci je podrobně rozebrána struktura a funkce kodéru i dekodéru zvoleného Reedových-Müllerových kódů a jsou zde prezentovány části navržených zdrojových kódů. Ověření funkční schopnosti kodeku je dosaženo simulací v programu ModelSim SE 5.7f. Výsledky simulace jsou spolu s dalším návrhem realizace výstupem této práce. The aim of this work is to propose a Reed-Muller code that secure data transfer to t = 4 independent errors, the information rate R ? 0,5 and for this code to produce a detailed proposal for implementation of the codec. In order to implement this proposal, it is necessary to familiarize themselves with the basic properties Reed-Muller codes. To understand the function of codec Reed-Muller code is in this thesis analyzed the process of encoding and decoding, which is based on a method of using the majority logic. For the design of codec, which consists of encoder and decoder, are used programmable logic circuits FPGA. These circuits are programmed in VHDL language, when for the design source codes is used Xilinx ISE 10.1. In thesis is examined in detail the structure and function of the encoder and decoder chosen Reed-Muller code and there are presented parts of the proposed source codes. Verify the functional ability of the codec is achieved by simulation in program ModelSim SE 5.7f. The simulation results together with the another proposal realization are output of this work.
Keywords: decoder; encoder; FPGA; Reed-Muller code; VHDL language.; dekodér; FPGA; jazyk VHDL.; kodér; Reedův-Müllerův kód

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/5985

Permalink: http://www.nusl.cz/ntk/nusl-231840


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses