|
|
Verifikace koncového bodu v síti SpaceWire
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této bakalářské práce je verifikace SpaceWire IP coru vytvořeného na Ústavu mikroelektroniky Fakulty elektrotechniky a komunikačních technologií, VUT v Brně. Práce má 3 hlavní části. V první části práce je stručný popis standardu SpaceWire. Druhá část práce se zabývá teoretickým popisem verifikace. Poslední část práce se věnuje praktické části verifikace koncového bodu sítě SpaceWire.
|
|
|
Implementace koncového bodu v síti SpaceWire do FPGA
Hráček, Marek ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Předkládaná práce se zabývá návrhem koncového rozhraní standardu SpaceWire, používaného vesmírnými plavidly pro komunikaci mezi palubními zařízeními a systémy. V teoretické části je popsán standard samotný, způsob provozu a jednotlivé logické vrstvy zastřešující různé funkce. V další části je rozebrán návrh koncového bodu, jeho jednotlivé bloky, představena jsou řešení jednotlivých funkcí. Nakonec je předloženo využití zdrojů po syntéze a dosažitelná rychlost v konkrétním FPGA.
|
|
|
Testovací platforma pro board-level testy
Ostřížek, Tomáš ; Pavlík, Michal (oponent) ; Bohrn, Marek (vedoucí práce)
Tato práce se věnuje návrhu testovací platformy pro~monitorování a ovládání vybraných rozhraní při~vývoji pro vesmírné aplikace. Požadavky na~implementaci těchto rozhraní vycházejí z~ECSS, IEEE a TIA standardů rozebraných v~teoretické části práce. Testovací zařízení navržené v~této práci je řízeno obvodem SoC Xilinx Zynq-7000 a komunikuje s~počítačem prostředníctvím Ethernetu. Hardware zařízení, navržený na~obvodové úrovni, zajišťuje splnění příslušných norem. Softwarovou část tvoří knihovna pro~řídicí počítač v jazyce Python, jejíž funkce jsou základními stavebními bloky pro~tvorbu testovacích procedur, a C program pro ARM procesor předávající data přes~AXI rozhraní programovatelné logice s~vytvořenými řadiči jednotlivých rozhraní.
|
|
|
Implementace přijímače a vysílače protokolu RMAP do FPGA
Walletzký, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Práce se zabývá návrhem a implementací řadičů protokolu RMAP používaného pro přístup do paměti mezi koncovými uzly sítě SpaceWire. V teoretické části seznamuje se sítí SpaceWire, poté podrobně popisuje protokol RMAP a sběrnicové rozhraní AMBA AHB. Praktická část se věnuje návrhu architektury řadičů zmíněného protokolu na základě standardů protokolu RMAP a sběrnice AMBA AHB. Na základě navržené architektury se pak věnuje návrhu dílčích bloků. Následně popisuje použité metody verifikace navržených řadičů a jejich testování v cílovém obvodu FPGA. Nakonec analyzuje maximální frekvenci řadičů a jejich požadavky na zdroje cílového obvodu FPGA na základě odhadů syntézy.
|
|
|
Remote Memory Access Protocol Controller For Spacewire Network
Walletzký, Ondřej
This article describes design and implementation of Remote Memory Access Protocol controller, namely the initiator module specified in the ECSS-E-ST-50-52C standard. It provides general description of its architecture and describes some of its subcomponents. Finally, it summarizes resource utilization and maximum theoretical clock frequency for different configurations when synthesized for Spartan-3 FPGA chip.
|
|
|
Testovací platforma pro board-level testy
Ostřížek, Tomáš ; Pavlík, Michal (oponent) ; Bohrn, Marek (vedoucí práce)
Tato práce se věnuje návrhu testovací platformy pro~monitorování a ovládání vybraných rozhraní při~vývoji pro vesmírné aplikace. Požadavky na~implementaci těchto rozhraní vycházejí z~ECSS, IEEE a TIA standardů rozebraných v~teoretické části práce. Testovací zařízení navržené v~této práci je řízeno obvodem SoC Xilinx Zynq-7000 a komunikuje s~počítačem prostředníctvím Ethernetu. Hardware zařízení, navržený na~obvodové úrovni, zajišťuje splnění příslušných norem. Softwarovou část tvoří knihovna pro~řídicí počítač v jazyce Python, jejíž funkce jsou základními stavebními bloky pro~tvorbu testovacích procedur, a C program pro ARM procesor předávající data přes~AXI rozhraní programovatelné logice s~vytvořenými řadiči jednotlivých rozhraní.
|
|
|
Implementace přijímače a vysílače protokolu RMAP do FPGA
Walletzký, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Práce se zabývá návrhem a implementací řadičů protokolu RMAP používaného pro přístup do paměti mezi koncovými uzly sítě SpaceWire. V teoretické části seznamuje se sítí SpaceWire, poté podrobně popisuje protokol RMAP a sběrnicové rozhraní AMBA AHB. Praktická část se věnuje návrhu architektury řadičů zmíněného protokolu na základě standardů protokolu RMAP a sběrnice AMBA AHB. Na základě navržené architektury se pak věnuje návrhu dílčích bloků. Následně popisuje použité metody verifikace navržených řadičů a jejich testování v cílovém obvodu FPGA. Nakonec analyzuje maximální frekvenci řadičů a jejich požadavky na zdroje cílového obvodu FPGA na základě odhadů syntézy.
|
|
|
Verifikace koncového bodu v síti SpaceWire
Peroutka, Ondřej ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tématem této bakalářské práce je verifikace SpaceWire IP coru vytvořeného na Ústavu mikroelektroniky Fakulty elektrotechniky a komunikačních technologií, VUT v Brně. Práce má 3 hlavní části. V první části práce je stručný popis standardu SpaceWire. Druhá část práce se zabývá teoretickým popisem verifikace. Poslední část práce se věnuje praktické části verifikace koncového bodu sítě SpaceWire.
|
|
|
Implementace koncového bodu v síti SpaceWire do FPGA
Hráček, Marek ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Předkládaná práce se zabývá návrhem koncového rozhraní standardu SpaceWire, používaného vesmírnými plavidly pro komunikaci mezi palubními zařízeními a systémy. V teoretické části je popsán standard samotný, způsob provozu a jednotlivé logické vrstvy zastřešující různé funkce. V další části je rozebrán návrh koncového bodu, jeho jednotlivé bloky, představena jsou řešení jednotlivých funkcí. Nakonec je předloženo využití zdrojů po syntéze a dosažitelná rychlost v konkrétním FPGA.
|
host ::
RSS.