Original title: Škálovateľný teplotní model pouzdra tranzistoru
Translated title: Scalable thermal model of a transistor package
Authors: Klement, Matej ; Junasová, Veronika (referee) ; Otáhal, Alexandr (advisor)
Document type: Master’s theses
Year: 2023
Language: eng
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [eng] [cze]
Diplomová práca popisuje problematiku simulovania ohrievania diskrétnej súčiastky tranzistoru v rámci jeho vlastného zapuzdrenia. V práci boli popísané dve metódy merania teplotného odporu na základe informácií z noriem organizácie JEDEC. Model tranzistoru bol simulovaný pomocou metódy konečných prvkov v programe Ansys ICEPAK so sledovaním teploty spoju voči teplote puzdra. Časovou simuláciou ohrievania v kombinácií s menením parametrov bola vytvorená sada ohrievacích kriviek pre všetky konfigurácie tranzistoru. Ohrievacie krivky boli transformované na spektrum časových konštánt na základe algoritmov popísaných v normách JEDEC. Tieto algoritmy boli pre účely diplomovej práce implementované v programovacom jazyku Python. Jednotlivé časové spektrá boli zjednodušené do dvoj-prvkovej teplotnej siete v prevedení Foster-typu. Všetky tieto teplotné siete boli ďalej transformované do teplotnej siete Cauer-typu. Pre každý parameter v parametrickej simulácii boli vytvorené interpolačné funkcie hodnôt teplotných sietí. Na základe interpolačných funkcií bol vytvorený škálovateľný teplotný model, ktorý bol následne simulovaný v programe LTSpice a jeho výsledky porovnané s výsledkami zo simulácie metódy konečných prvkov. This diploma thesis describes methods for simulating the self-heating of a discrete transistor component inside it’s package. Two methods of measuring thermal resistance are described using information from JEDEC standards. Model of a transistor package is simulated using Ansys ICEPAK FEA in a configuration described as Junction to Case heating. Using transient temperature simulation with parametric sweeping a dataset of heating curves was created for every transistor configuration. The heating curves were transformed to their time-constant spectrum representation using algorithms described in JEDEC standards implemented in Python for diploma thesis’s purpose. The time constant spectrum of each heating curve was simplified into two element Foster network and converted to Cauer ladder. For each parameter sweeping, an interpolation function of the ladder element was fitted. The scalable thermal model was constructed using the interpolation functions and simulated in LTSpice. The results from LTSpice simulation were compared against the FEA simulations.
Keywords: Cauer ladder; Foster ladder; Metóda konečných prvkov; Spektrum časových konštánt; SPICE; Teplotná sieť; Cauer ladder; Finite element analysis; Foster ladder; SPICE; Thermal network; Time constant spectrum

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/210018

Permalink: http://www.nusl.cz/ntk/nusl-526523


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Master’s theses