Original title: Implementace 10 GbE technologie použitím zařízení s FPGA modulem
Translated title: IMPLEMENTATION OF 10GbE TECHNOLOGY USING DEVICE WITH FPGA MODULE
Authors: Macko, Peter ; Šťáva, Martin (referee) ; Fujcik, Lukáš (advisor)
Document type: Bachelor's theses
Year: 2017
Language: eng
Publisher: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract: [eng] [cze]
Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera. The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores.
Keywords: 10Gb Ethernet; 10GBASE-R PHY; Altera Stratix V; DE5-NET Development Kit; FPGA; IEEE 802.3; Intel Altera IP; Mentor ModelSIM; SDR XGMII; 10Gb Ethernet; 10GBASE-R PHY; Altera Stratix V; DE5-NET Development Kit; FPGA; IEEE 802.3; Intel Altera IP; Mentor ModelSIM; SDR XGMII

Institution: Brno University of Technology (web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library.
Original record: http://hdl.handle.net/11012/68091

Permalink: http://www.nusl.cz/ntk/nusl-320202


The record appears in these collections:
Universities and colleges > Public universities > Brno University of Technology
Academic theses (ETDs) > Bachelor's theses