Hlavní stránka > Výsledky hledání: keywords:"instruction pipelining"
Hledej:
Tipy pro vyhledávaní :: Rozšířené hledání
Hledej ve sbírkách:
Seřadit podle: Zobrazit výsledky: Výstupní formát:
Národní úložiště šedé literatury Nalezeno 2 záznamů.  Hledání trvalo 0.00 vteřin. 
Design of Superscalar RISC-V Processor
 Salvet, Dominik ; Šimek, Václav (oponent) ; Jaroš, Jiří (vedoucí práce)
This thesis deals with designing and implementing a superscalar RISC-V processor microarchitecture focused on environments with constrained resources. For that, the microarchitecture exposes a dual-issue seven-stage pipeline with in-order instruction execution. It is described in SystemVerilog and can be easily simulated on a computer. Using prepared tools, the created processor model runs RISC-V assembly programs compiled by GCC. Based on conducted testing without special compiler assistance, the processor executes 0.88 instructions per cycle on average, providing 22.6 % higher performance than its scalar counterpart. Considering that the microarchitecture also avoids unnecessary specialization, it provides a good base that can be further extended and optimized based on the profiling of expected programs, leading to optimal performance and use of resources.
Úplný záznam
Plánovač instrukcí překladače jazyka C pro architektury se zřetězeným zpracováním instrukcí
 Kocina, Filip ; Husár, Adam (oponent) ; Hruška, Tomáš (vedoucí práce)
Tato práce se zabývá backendem překladače jazyka C, konkrétně plánovačem instrukcí. Analyzuje možnosti plánovače instrukcí kompilační platformy LLVM. Popisuje nahrazení stávajícího delay slot filleru pro architekturu MIPS.
Úplný záznam

Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.
Digitální repozitář :: Hledej :: Nový záznam :: Personalizace :: Nápověda
Powered by Invenio v1.1.2
Spravuje admin.invenio@techlib.cz
Tato stránka je dostupná také v následujících jazycích:
Česky  English