Národní úložiště šedé literatury Nalezeno 2 záznamů.  Hledání trvalo 0.00 vteřin. 
Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry
Bareš, Jan ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Práce se zabývá návrhem komunikačního protokolu, který má umožnit přenos dat mezi řídicím počítačem a výpočetními jádry, implementovanými na čipy FPGA. Účelem komunikace je urychlení výpočetně náročných softwarových algoritmů pro neproudové zpracování dat jejich hardwarovým výpočtem v akceleračním systému. Práce definuje terminologii použitou pro návrh protokolu a analyzuje současná řešení vymezeného problému. Poté práce provádí návrh struktury vlastního akceleračního systému a návrh komunikačnímu protokolu. v hlavní části práce popisuje implementaci protokolu provedenou v jazyku VHDL a simulaci implementovaných modulů. Na závěr uvádí způsob aplikace navrženého řešení a diskutuje možnosti rozšíření této práce.
Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry
Bareš, Jan ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Práce se zabývá návrhem komunikačního protokolu, který má umožnit přenos dat mezi řídicím počítačem a výpočetními jádry, implementovanými na čipy FPGA. Účelem komunikace je urychlení výpočetně náročných softwarových algoritmů pro neproudové zpracování dat jejich hardwarovým výpočtem v akceleračním systému. Práce definuje terminologii použitou pro návrh protokolu a analyzuje současná řešení vymezeného problému. Poté práce provádí návrh struktury vlastního akceleračního systému a návrh komunikačnímu protokolu. v hlavní části práce popisuje implementaci protokolu provedenou v jazyku VHDL a simulaci implementovaných modulů. Na závěr uvádí způsob aplikace navrženého řešení a diskutuje možnosti rozšíření této práce.

Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.