|
|
Vývoj sériových komunikačních periferií pomocí FPGA
Štraus, Pavel ; Adamec, Filip (oponent) ; Frýza, Tomáš (vedoucí práce)
Bakalářská práce je zaměřena na dvě periferie. První vytváří ze vstupních paralelních dat výstupní sériový signál podle standardu UART. Tento sériový signál je tvořen start bitem, datovými bity, paritou a stop bitem. Počet datových bitů je proměnný a to v závislosti na nastavení řídících signálů Dat0 a Dat1. Dále je možné zabezpečení pomocí paritního bitu, kde je možné volit mezi sudou či lichou paritou. Po tomto bitu již následuje stop bit či dva stop bity. Druhá periferie realizuje sběrnici I2C. Jedná se o dvouvodičovou sběrnici, která používá vodiče SDA a SCL. Vodič SDA slouží pro přenos dat, pokud je hodinový signál SCL v logické 1. Při použité 3,3 V logice je hodnota log. 1 rovna právě tomuto napětí. Pokud nedochází ke komunikaci je vodič SDA i SCL v úrovni log. 1. Komunikace je zahájena podmínkou startu a ukončena podmínkou stop. Periferie byly naprogramovány pomocí programovacího jazyka VHDL a po naprogramování byly funkce ověřeny pomocí simulace ve volném vývojovém prostředí Xilinx ISE WebPACK. Následně proběhly realizace pomocí FPGA Virtex-II XC2V1000. Správná funkce obou periferií je zachycena na oscilogramech.
|
|
|
IP generátor mikroprocesorového systému
Kerber, Rostislav ; Tošovský, Petr (oponent) ; Kubíček, Michal (vedoucí práce)
Diplomová práce se týká programovacího jazyku VHDL, návrhového systému ISE Webpack a mikroprocesoru PicoBlaze. Popisuje základy jazyka VHDL a jeho použití. Dále je v práci popsán způsob práce s programem ISE Webpack. V práci jsou popsány nejběžnější periferie a je zde popsán také Picoblaze procesor s jeho parametry a realizace. Na konec je zde popsán IP generátor pro generaci komplexního FPGA návrhu s procesorem Picoblaze.
|
|
|
Vývoj sériových komunikačních periferií pomocí FPGA
Štraus, Pavel ; Adamec, Filip (oponent) ; Frýza, Tomáš (vedoucí práce)
Bakalářská práce je zaměřena na dvě periferie. První vytváří ze vstupních paralelních dat výstupní sériový signál podle standardu UART. Tento sériový signál je tvořen start bitem, datovými bity, paritou a stop bitem. Počet datových bitů je proměnný a to v závislosti na nastavení řídících signálů Dat0 a Dat1. Dále je možné zabezpečení pomocí paritního bitu, kde je možné volit mezi sudou či lichou paritou. Po tomto bitu již následuje stop bit či dva stop bity. Druhá periferie realizuje sběrnici I2C. Jedná se o dvouvodičovou sběrnici, která používá vodiče SDA a SCL. Vodič SDA slouží pro přenos dat, pokud je hodinový signál SCL v logické 1. Při použité 3,3 V logice je hodnota log. 1 rovna právě tomuto napětí. Pokud nedochází ke komunikaci je vodič SDA i SCL v úrovni log. 1. Komunikace je zahájena podmínkou startu a ukončena podmínkou stop. Periferie byly naprogramovány pomocí programovacího jazyka VHDL a po naprogramování byly funkce ověřeny pomocí simulace ve volném vývojovém prostředí Xilinx ISE WebPACK. Následně proběhly realizace pomocí FPGA Virtex-II XC2V1000. Správná funkce obou periferií je zachycena na oscilogramech.
|
|
|
IP generátor mikroprocesorového systému
Kerber, Rostislav ; Tošovský, Petr (oponent) ; Kubíček, Michal (vedoucí práce)
Diplomová práce se týká programovacího jazyku VHDL, návrhového systému ISE Webpack a mikroprocesoru PicoBlaze. Popisuje základy jazyka VHDL a jeho použití. Dále je v práci popsán způsob práce s programem ISE Webpack. V práci jsou popsány nejběžnější periferie a je zde popsán také Picoblaze procesor s jeho parametry a realizace. Na konec je zde popsán IP generátor pro generaci komplexního FPGA návrhu s procesorem Picoblaze.
|
host ::
RSS.