Hlavní stránka > Výsledky hledání: keywords:"CMOS sensors"
Hledej:
Tipy pro vyhledávaní :: Rozšířené hledání
Hledej ve sbírkách:
Seřadit podle: Zobrazit výsledky: Výstupní formát:
Národní úložiště šedé literatury Nalezeno 2 záznamů.  Hledání trvalo 0.01 vteřin. 
Inteligentní kamera
 Gogol, František ; Macho, Tomáš (oponent) ; Valach, Soběslav (vedoucí práce)
Inteligentní kamerou se rozumí kamera doplněná o řídicí, vyhodnocovací popřípadě komunikační a zobrazovací jednotku, nejčastěji tvořenou jako embedded systém. Data získaná kamerou se ihned požadovaným způsobem zpracují a výstupem je zpracovaný obraz, popřípadě jen informace o sledovaném objektu. Tato diplomová práce se zabývá hardwarovou realizací inteligentní kamery do hradlového pole typu FPGA. Implementována architektura se skládá z řadiče kamery, řadiče paměti, řadiče IIC, VGA řadiče a vlastní výkonné jednotky. Řadič kamery obstarává komunikaci s CMOS senzorem. Řadič paměti komunikuje s DDR SDRAM pamětí. Řadič IIC tvoří rozhraní mezi PLB sběrnicí a IIC sběrnicí. VGA řadič čte data z paměti a posílá je na standardní VGA rozhraní (640x480, 60 Hz). Výkonná jednotka vyčítá obrazová data z paměti a postupně pixel po pixelu nad nimi provede požadovanou operaci. Veškeré funkce jsou řešeny hardwarově. Jednotlivé komponenty kamery byly napsány ve VHDL a Verilog jazyku.
Úplný záznam
Inteligentní kamera
 Gogol, František ; Macho, Tomáš (oponent) ; Valach, Soběslav (vedoucí práce)
Inteligentní kamerou se rozumí kamera doplněná o řídicí, vyhodnocovací popřípadě komunikační a zobrazovací jednotku, nejčastěji tvořenou jako embedded systém. Data získaná kamerou se ihned požadovaným způsobem zpracují a výstupem je zpracovaný obraz, popřípadě jen informace o sledovaném objektu. Tato diplomová práce se zabývá hardwarovou realizací inteligentní kamery do hradlového pole typu FPGA. Implementována architektura se skládá z řadiče kamery, řadiče paměti, řadiče IIC, VGA řadiče a vlastní výkonné jednotky. Řadič kamery obstarává komunikaci s CMOS senzorem. Řadič paměti komunikuje s DDR SDRAM pamětí. Řadič IIC tvoří rozhraní mezi PLB sběrnicí a IIC sběrnicí. VGA řadič čte data z paměti a posílá je na standardní VGA rozhraní (640x480, 60 Hz). Výkonná jednotka vyčítá obrazová data z paměti a postupně pixel po pixelu nad nimi provede požadovanou operaci. Veškeré funkce jsou řešeny hardwarově. Jednotlivé komponenty kamery byly napsány ve VHDL a Verilog jazyku.
Úplný záznam

Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.
Digitální repozitář :: Hledej :: Nový záznam :: Personalizace :: Nápověda
Powered by Invenio v1.1.2
Spravuje admin.invenio@techlib.cz
Tato stránka je dostupná také v následujících jazycích:
Česky  English