|
|
Překladač jazyka P4.16 využívající vysokoúrovňovou syntézu
Neruda, Jakub ; Kekely, Lukáš (oponent) ; Martínek, Tomáš (vedoucí práce)
Jazyk P4, určený pro programování funkcionality síťových prvků je v současnosti progresivním trendem na poli síťové administrace. Nicméně tento jazyk se stále vyvíjí a jeho poslední revize P416 výrazně změnila nejen možnosti jazyka a jeho syntax, ale i celý kompilátor. Sdružení CESNET podporuje vývoj P4, a proto i jeho se týká přechod na nový standard. Tato práce zkoumá možné problémy spojené s migrací, konkrétně překlad vysokoúrovňových uživatelských akcí do VHDL popisu s využitím vysokoúrovňové syntézy, zapojování speciálních extern objektů a podporu atomických sekcí. Text diskutuje možné způsoby zapojení HDL komponent, jakož i organizaci jejich paměťového prostoru pro runtime konfiguraci ze software. Taktéž je přiblížena architektura kompilátoru, s praktickými ukázkami realizace základních objektů pro překlad P4 do cílové architektury. Závěr práce demonstruje využití nástroje Vivado HLS pro optimalizaci C++ kódů za účelem co největšího výkonu výsledného obvodu.
|
|
|
Kryptografický modul pro hardwarově omezené zařízení
Kolář, Ondřej ; Cíbik, Peter (oponent) ; Smékal, David (vedoucí práce)
Tato bakalářská práce se věnuje popisu a implementaci šifry AES-128 jazykem VHDL. Rozebírá základy šifrování, architekturu FPGA a VHDL. Srovnává čipy FPGA a ASIC. Dále popisuje princip šifrování a dešifrování šifry AES-128 a rozebírá její jednotlivé bloky v procesu a periferie použité pro interakci s uživatelem. Praktická část pak popisuje vlastní tvorbu návrhu a ověřuje jeho funkčnost. Cílem práce je popsat šifru AES-128 a ověřit funkčnost návrhu pomocí simulace, dále zprovoznit jednotlivé periferie a zajistit jejich funkčnost a návaznost.
|
|
|
Testbed pro simulaci MCU aplikace v RTL prostředí
Ohnút, Petr ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práce je zaměřena na vytvoření testovacího frameworku pro jednoduchou možnost simulování a konfigurování mcu aplikací. Framework také zabezpečuje základní zpracování výstupních dat simulace, jakým je například měření UART či SPI rychlosti komunikace, kontrola očekávané instrukce s aktuálně vykonávanou, počítání vykonaných jednotlivých funkcí během simulace, etc. V rámci práce jsou navrženy testovací scénáře, které mají za úkol simulovat implementované funkcionality frameworku. V poslední řadě jsou rozebírány výsledky jednotlivých testovacích scénářů.
|
|
| |
|
| |
|
|
Interface for Communication on Hardware Accelerated Circuits
Slávik, Mark ; Cíbik, Peter (oponent) ; Smékal, David (vedoucí práce)
The work deals with the description and implementation of the MicroSD interface on programmable logic arrays. The thesis describes the FPGA theory, VHDL language, Vivado environment,pheripherals on FPGA board, VitisHLS. Next, the implementation of the code and its simulation is described. At the end, digital image processing using FPGA and Micro SD card is explained.
|
|
|
Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA
Prusák, Lukáš ; Burian, František (oponent) ; Arm, Jakub (vedoucí práce)
Diplomová práca sa zaoberá návrhom testbench na vybraný soft-core procesor NEORV32 architektúry RISC-V pre simulácie embedded aplikácií v prostredí FPGA. Testbench bol vytvorený v prostredí Vivado s cieľom jeho rozšírenia na testovací a validačný framework. Boli vybrané a implementované základné moduly ako GPIO, PWM, UART a PC. Pre tieto moduly bolo navrhnutých niekoľko testovacích scenárov. Testbench bol tiež doplnený o pomocné skripty, pre korektné hierarchické nastavenie projektu a spúšťanie testov. Práca ďalej navrhuje aj niekoľko možných spôsobov vylepšenia a rozšírenia testbenchu.
|
|
|
FPGA modul pro řízení BLDC motorů
Makówka, David ; Kváš, Marek (oponent) ; Valach, Soběslav (vedoucí práce)
Práce se zabývá možnostmi řízení BLDC motorů za využití FPGA čipů a také návrhem měniče pro kompletní realizaci. Pro řízení BLDC motoru byla implementována šestikroková komutace, pro budoucí usnadnění implementace vektorového řízení. Vektorové řízení bylo navrženo v prostředí MATLAB Simulink v semestrální práci. Cílovou platformou byla zvolena FPGA deska Basys 3. Měnič byl navržen pro BLDC motory do 6 A. Ošetření chybových stavů je řešeno především integrovaným obvodem DRV8305. Chyby jsou dále posílány do řídící desky Basys 3, která umožnuje další zásahy do řídícího hardwarového popisu. Struktura řídícího programu je navržena pro snadné ladění parametrů. Umožnuje změnu jednotlivých parametrů za chodu a fáze řízení jsou procházeny jednotlivě. Snímání napětí a proudů fázemi je prováděno za použití analogově-digitálního převodníku.
|
|
|
Rekonfigurovatelný generátor 5G NR signálů na RFSoC FPGA
Indrák, Dominik ; Gazda, Juraj (oponent) ; Maršálek, Roman (vedoucí práce)
Práce se zabývá simulací základní struktury OFDM modulátoru a demodulátoru připravovaného standardu 5G NR. V prostředí MATLAB jsou simulovány základní bloky jako je modulace, vkládání referenčních signálů, Fourierova transformace, vkládání cyklického prefixu, AWGN a vícecestné šíření. V práci je navržen způsob implementace modulátoru a demodulátoru do RFSoC kitu a jeho konfigurace. S využitím platformy STEMLab RedPitaya je implementován navržený generátor. V programu Matlab je generován 5G OFDM signál určený k vysílání. Přijatý signál je pak vyhodnocován opět v programu Matlab.
|
|
|
Design and implementation of Twofish cipher on the FPGA network card
Cíbik, Peter ; Martinásek, Zdeněk (oponent) ; Smékal, David (vedoucí práce)
This bachelor thesis deals with implementation of block cipher Twofish on the FPGA platform in VHDL language. The teoretical introduction explains basics of cryptography and symetric ciphers block operation modes, FPGA platform and introduction to VHDL language. In the next part the Twofish cipher, its components and flow are being dis- cussed in depth. Subsequently describes design of Twofish cipher in VHDL language and induvidual steps in this process. The last part deals with own implementation on hardware card with FPGA chip and summarizes reached goals.
|
host ::
RSS.