|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (referee) ; Steininger, Andreas (referee) ; Sekanina, Lukáš (advisor)
Pokud je požadováno, aby digitální systém dosáhl vysoké úrovně spolehlivosti, musí zachovat funkčnost i v případě přítomnosti přirozeně se objevujících poruch. Mnoho takových systémů využívá hradlová pole FPGA (z angl. Field Programmable Gate Array). Jedním z přístupů ke zvýšení spolehlivosti systému je začlenění mechanismů odolnosti proti poruchám (OPP; angl. Fault Tolerance). Není však snadné navrhovat systémy tak, aby byly OPP. V této disertační práci je navržen, prozkoumán a popsán automatický způsob transformace popisu systému do jeho podoby zvyšující OPP. Prezentovaný výzkum klade důraz na obecnost tohoto procesu, který umožňuje znovupoužitelnost metod mezi odlišnými formáty popisu, různými jazyky a úrovněmi abstrakce. Tato práce zkoumá navrhovanou metodu a její hlavní aspekty: metody úpravy zdrojového kódu, strategie návrhu OPP a akceleraci měření dosažené úrovně OPP. V neposlední řadě práce prezentuje postup návrhu, který cílí na minimalizaci požadovaných měření parametrů, což výrazně urychluje automatický návrh systému OPP. Během výzkumu prezentovaného v této práci bylo experimentálně studováno několik případů. Různé obvody popsané v odlišných jazycích byly optimalizovány dle rozdílných metrik spolehlivosti tak, aby během výzkumu bylo pokryto více scénářů. První kroky ve výzkumu využívají řídicí jednotku robota napsanou v C++ jako cíl pro vyhodnocení manipulace se zdrojovým kódem. Optimalizace se zaměřuje na procentuální zastoupení tzv. kritických bitů (z angl. critical bits) na FPGA. Následně byly místo řídicí jednotky robota použity naše testovací obvody, rovněž popsané v C++. K automatickému přiřazení nejvhodnějších mechanismů OPP (např. třímodulové redundance, z angl. Triple Modular Redundancy - TMR; nebo N-modular Redundancy - NMR) byla nejprve použita strategie založená na Multiple-choice Knapsack Problem (MCKP). Navrhovaná strategie nalezla řešení snižující počet kritických bitů o 18 % a zároveň snížila velikost obvodu (obojí ve srovnání s předchozím přístupem se statickou alokací mechanismů OPP). Poté byly implementovány prostředky pro vkládání mechanismů OPP do VHDL kódů. Testovací obvody popsané ve VHDL byly použity rovněž se strategií MCKP k nalezení řešení s nejlepším mediánem času do selhání (též známým jako t50). Pro tuto případovou studii bylo dosaženo cca 25% úspory velikosti obvodu ve srovnání s referenčním návrhem, ve kterém byly mechanismy OPP přiřazeny staticky a ručně. Prezentovaná metoda totiž umožňuje uživateli omezit oblast na čipu, která je pro daný systém dostupná a získat výsledek o optimální spolehlivosti pro tuto danou oblast (za předpokladů blíže specifikovaných v této práci). Rovněž byla testována obnova systému, která dále zlepšila výsledky t50 o 70 %. Nakonec byla provedena komplexní případová studie na reálném obvodu - řadiči rekonfigurace FPGA. V této případové studii se v praxi představuje způsob nalezení Paretovy fronty optimálních obvodů zohledňujících více kritérií, tj. spotřeba energie, velikost a střední doba do poruchy (z angl. Mean Time to Failure - MTTF). Metoda také umí využít principů dynamické částečné rekonfigurace FPGA pro obnovu systémů.
|
|
|
C++ Implementation of FPNN
Skalník, Marek ; Lojda, Jakub (referee) ; Krčma, Martin (advisor)
This thesis deals with implementation of a simulator of neural networks in FPNN. In the thesis is analyzed the functioning of neural networks, implementation in hardware and FPNN. There is analyzed design implementation and the actual implementation of the simulator using multiple threads.
|
|
|
FITkit VGA Grabber
Lojda, Jakub ; Šimek, Václav (referee) ; Vašíček, Zdeněk (advisor)
This paper discusses the possibilities of realization of VGA grabber for FITkit. Text is focused on software and hardware implementation possibilities. The first part introduces the reader to the theory of the issue. Next, the paper proposes several options of VGA grabber implementation and brief evaluation of alternatives. The second part describes a chosen architecture of VGA grabber of the featured options and includes a brief summary of the findings of the processor LPC4370 from NXP and USB Video Class UVC, on which the resulting architecture is based. The conclusion includes a brief summary.
|
|
|
USB Keylogger
Lojda, Jakub ; Šimek, Václav (referee) ; Vašíček, Zdeněk (advisor)
This bachelor's thesis deals with the design and practical implementation of USB keylogger. The theoretical part is devoted to the USB bus and the description of SD cards. It also describes the selected MCU Vinculum VNC2 and available drivers. The next part analyzes the design and implementation of such device, including the final throughput measurement and identification of the weakest points of the proposed solution. Next part mentions the making of PCB. The thesis includes a CD with full source code, schematic and PCB layout in Eagle, part list and photographs of the finished keylogger.
|
|
|
Various File Systems Used on Different Storage Devices
Bortlová, Pavlína ; Krčma, Martin (referee) ; Lojda, Jakub (advisor)
The bachelor thesis deals with storing data on various storage devices, namely on the HDD, SSD, flash drives, SD cards. In the teoretical part are discussed principles of functions storage media and data storage structure through various file system. In the practical part was measured read and write speeds selected combinations of file systems (FAT, NTFS, XFS, ext4, btrfs, exFAT, JFFS, F2FS) and storage devices (HDD, SSD, flash drive, sd card).
|
|
|
The Computer Game Inspired by a Desk Game
Mikuláštík, David ; Lojda, Jakub (referee) ; Krčma, Martin (advisor)
This thesis deals with a transformation of a board game to a computer game and its implementation. Its summarizes rules of original game and discusses about issues of transformation them to rules of the computer game. It describes practical aspects of implementation and usage of design patterns. It evaluates feedback and design further development of the game.
|
|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (referee) ; Steininger, Andreas (referee) ; Sekanina, Lukáš (advisor)
Pokud je požadováno, aby digitální systém dosáhl vysoké úrovně spolehlivosti, musí zachovat funkčnost i v případě přítomnosti přirozeně se objevujících poruch. Mnoho takových systémů využívá hradlová pole FPGA (z angl. Field Programmable Gate Array). Jedním z přístupů ke zvýšení spolehlivosti systému je začlenění mechanismů odolnosti proti poruchám (OPP; angl. Fault Tolerance). Není však snadné navrhovat systémy tak, aby byly OPP. V této disertační práci je navržen, prozkoumán a popsán automatický způsob transformace popisu systému do jeho podoby zvyšující OPP. Prezentovaný výzkum klade důraz na obecnost tohoto procesu, který umožňuje znovupoužitelnost metod mezi odlišnými formáty popisu, různými jazyky a úrovněmi abstrakce. Tato práce zkoumá navrhovanou metodu a její hlavní aspekty: metody úpravy zdrojového kódu, strategie návrhu OPP a akceleraci měření dosažené úrovně OPP. V neposlední řadě práce prezentuje postup návrhu, který cílí na minimalizaci požadovaných měření parametrů, což výrazně urychluje automatický návrh systému OPP. Během výzkumu prezentovaného v této práci bylo experimentálně studováno několik případů. Různé obvody popsané v odlišných jazycích byly optimalizovány dle rozdílných metrik spolehlivosti tak, aby během výzkumu bylo pokryto více scénářů. První kroky ve výzkumu využívají řídicí jednotku robota napsanou v C++ jako cíl pro vyhodnocení manipulace se zdrojovým kódem. Optimalizace se zaměřuje na procentuální zastoupení tzv. kritických bitů (z angl. critical bits) na FPGA. Následně byly místo řídicí jednotky robota použity naše testovací obvody, rovněž popsané v C++. K automatickému přiřazení nejvhodnějších mechanismů OPP (např. třímodulové redundance, z angl. Triple Modular Redundancy - TMR; nebo N-modular Redundancy - NMR) byla nejprve použita strategie založená na Multiple-choice Knapsack Problem (MCKP). Navrhovaná strategie nalezla řešení snižující počet kritických bitů o 18 % a zároveň snížila velikost obvodu (obojí ve srovnání s předchozím přístupem se statickou alokací mechanismů OPP). Poté byly implementovány prostředky pro vkládání mechanismů OPP do VHDL kódů. Testovací obvody popsané ve VHDL byly použity rovněž se strategií MCKP k nalezení řešení s nejlepším mediánem času do selhání (též známým jako t50). Pro tuto případovou studii bylo dosaženo cca 25% úspory velikosti obvodu ve srovnání s referenčním návrhem, ve kterém byly mechanismy OPP přiřazeny staticky a ručně. Prezentovaná metoda totiž umožňuje uživateli omezit oblast na čipu, která je pro daný systém dostupná a získat výsledek o optimální spolehlivosti pro tuto danou oblast (za předpokladů blíže specifikovaných v této práci). Rovněž byla testována obnova systému, která dále zlepšila výsledky t50 o 70 %. Nakonec byla provedena komplexní případová studie na reálném obvodu - řadiči rekonfigurace FPGA. V této případové studii se v praxi představuje způsob nalezení Paretovy fronty optimálních obvodů zohledňujících více kritérií, tj. spotřeba energie, velikost a střední doba do poruchy (z angl. Mean Time to Failure - MTTF). Metoda také umí využít principů dynamické částečné rekonfigurace FPGA pro obnovu systémů.
|
|
|
Fault tolerant systems design automation
Lojda, Jakub ; Plíva, Zdeněk (referee) ; Steininger, Andreas (referee) ; Sekanina, Lukáš (advisor)
Pokud je požadováno, aby digitální systém dosáhl vysoké úrovně spolehlivosti, musí zachovat funkčnost i v případě přítomnosti přirozeně se objevujících poruch. Mnoho takových systémů využívá hradlová pole FPGA (z angl. Field Programmable Gate Array). Jedním z přístupů ke zvýšení spolehlivosti systému je začlenění mechanismů odolnosti proti poruchám (OPP; angl. Fault Tolerance). Není však snadné navrhovat systémy tak, aby byly OPP. V této disertační práci je navržen, prozkoumán a popsán automatický způsob transformace popisu systému do jeho podoby zvyšující OPP. Prezentovaný výzkum klade důraz na obecnost tohoto procesu, který umožňuje znovupoužitelnost metod mezi odlišnými formáty popisu, různými jazyky a úrovněmi abstrakce. Tato práce zkoumá navrhovanou metodu a její hlavní aspekty: metody úpravy zdrojového kódu, strategie návrhu OPP a akceleraci měření dosažené úrovně OPP. V neposlední řadě práce prezentuje postup návrhu, který cílí na minimalizaci požadovaných měření parametrů, což výrazně urychluje automatický návrh systému OPP. Během výzkumu prezentovaného v této práci bylo experimentálně studováno několik případů. Různé obvody popsané v odlišných jazycích byly optimalizovány dle rozdílných metrik spolehlivosti tak, aby během výzkumu bylo pokryto více scénářů. První kroky ve výzkumu využívají řídicí jednotku robota napsanou v C++ jako cíl pro vyhodnocení manipulace se zdrojovým kódem. Optimalizace se zaměřuje na procentuální zastoupení tzv. kritických bitů (z angl. critical bits) na FPGA. Následně byly místo řídicí jednotky robota použity naše testovací obvody, rovněž popsané v C++. K automatickému přiřazení nejvhodnějších mechanismů OPP (např. třímodulové redundance, z angl. Triple Modular Redundancy - TMR; nebo N-modular Redundancy - NMR) byla nejprve použita strategie založená na Multiple-choice Knapsack Problem (MCKP). Navrhovaná strategie nalezla řešení snižující počet kritických bitů o 18 % a zároveň snížila velikost obvodu (obojí ve srovnání s předchozím přístupem se statickou alokací mechanismů OPP). Poté byly implementovány prostředky pro vkládání mechanismů OPP do VHDL kódů. Testovací obvody popsané ve VHDL byly použity rovněž se strategií MCKP k nalezení řešení s nejlepším mediánem času do selhání (též známým jako t50). Pro tuto případovou studii bylo dosaženo cca 25% úspory velikosti obvodu ve srovnání s referenčním návrhem, ve kterém byly mechanismy OPP přiřazeny staticky a ručně. Prezentovaná metoda totiž umožňuje uživateli omezit oblast na čipu, která je pro daný systém dostupná a získat výsledek o optimální spolehlivosti pro tuto danou oblast (za předpokladů blíže specifikovaných v této práci). Rovněž byla testována obnova systému, která dále zlepšila výsledky t50 o 70 %. Nakonec byla provedena komplexní případová studie na reálném obvodu - řadiči rekonfigurace FPGA. V této případové studii se v praxi představuje způsob nalezení Paretovy fronty optimálních obvodů zohledňujících více kritérií, tj. spotřeba energie, velikost a střední doba do poruchy (z angl. Mean Time to Failure - MTTF). Metoda také umí využít principů dynamické částečné rekonfigurace FPGA pro obnovu systémů.
|
|
|
Dependability Assessment Based on SMC
Gajdošík, Róbert ; Lojda, Jakub (referee) ; Strnadel, Josef (advisor)
Cieľom tejto práce bolo vyhodnotiť ukazalete spoľahlivosti výpočtových systémov. V pr- vom rade bola založená terminológia ktorá vysvetľuje základné pojmy ohľadom štatistiky and spoľahlivosti. Ďalej boli v tomto kroku preskúmané typy a vlastnosti chýb ktoré sa v takýchto systémoch vyskytujú, a techniky ktoré sa dajú využit na ich potlačenie alebo zmiernenie ich dopadu na fungovanie systému. V ďalšom kroku boli vysvetlené základné koncepty ohľadom modelovania a simulácie ako aj krátky nahľad do presností jednotlivých techník ktoré boli zvažované ako možnosti ktoré by boli použiteľné pri samotnom pro- cese generovania dát. Po rozhodnutí ísť cestou štatistickej simulácie boli v ďalšom kroku zavedené metódy pre generovanie dát analytickým spôsobom ktoré slúžia na overenie dát vygenerovaných štatistickými simuláciami, do úrovne kde je ešte možné sa k nim dostať re- latívne jednoduchými výpočtami. Nasleduje prehľad nástrojov na implementáciu modelov našich systémov, ich výhody a nevýhody a miera použiteľnosti. V ďalšich krokoch boli vo vybranom nástroji Uppaal SMC naimplementované niektoré vybrané systémy a situácie na základe časovych automatov, a následne boli vyhodnotené oproti iným metódam zlepšenia spoľahlivosti ako aj oproti analyticky dosiahnutým dátam. Práca končí zavermi ktoré boli vyvodené z testovacích dát.
|
|
|
Image Viewer for the KDE Desktop Environment
Hladík, Daniel ; Lojda, Jakub (referee) ; Krčma, Martin (advisor)
Because of the philosophy of KDE, there are only programs that are extensible as much as they can be, even for a higher cost on system resources, there are only few KDE programs that are small and effective. That's why this bachelor thesis is focused on making such a program that will be fast, efficient and friendly to system resources. The program will have viewing modes that can not be seen in any other image viewers for KDE.
|
guest ::
RSS feed.