|
|
Metodologie pro návrh číslicových obvodů se zvýšenou spolehlivostí
Straka, Martin ; Gramatová, Elena (oponent) ; Racek, Stanislav (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Práce představuje alternativní metodiku k již existujícím technikám pro návrh číslicových systémů se zvýšenou spolehlivostí implementovaných do obvodů FPGA a doplňuje některé nové vlastnosti při realizaci a testování těchto systémů. Práce se opírá o využití částečné dynamické rekonfigurace obvodu FPGA při návrhu systémů odolných proti poruchám, kde může být částečná rekonfigurace využita jako mechanizmus pro opravu a zotavení systému po výskytu poruchy. Práce nejprve představuje obecné principy diagnostiky, testování a spolehlivosti číslicových systémů včetně stručného popisu programovatelných obvodů FPGA a jejich architektury. Dále pokračuje přehledem současných metod a technik při návrhu a implementaci systémů odolných proti poruchám do obvodů FPGA, kde jsou popsány zejména techniky z oblasti detekce a lokalizace poruch, opravy a posuzování kvality návrhu. Nejdůležitější částí práce je popis metodiky pro návrh, implementaci a testování systémů odolných proti poruchám, která byla vytvořena pro obvody FPGA, jejichž konfigurační paměť je založena na pamětech typu SRAM. Nejprve je prezentována technika pro vytváření a automatizované generování hlídacích obvodů pro číslicové systémy a komunikační protokoly v FPGA, následně je prezentovaná referenční architektura spolehlivého systému implementovaného do FPGA včetně několika odolných architektur využívajících principu částečné dynamické rekonfigurace jako mechanizmu opravy a zotavení po výskytu poruchy. Dále je popsán způsob řízení rekonfiguračního procesu a testovací platforma pro snadné testovaní a ověření kvality systémů odolných proti poruchám implementovaných dle navržené metodiky. V závěru jsou diskutovány experimentální výsledky a přínos práce.
|
|
|
Automatic Construction of Checking Circuits Based on Finite Automata
Matušová, Lucie ; Strnadel, Josef (oponent) ; Kaštil, Jan (vedoucí práce)
The aim of this thesis was to study active automata learning, to design and implement a software architecture for the automatic construction of a checking circuit for a given unit implemented in FPGA, and to verify the functionality of the checking circuit by fault injection. The checking circuit, denoted as an online checker, introduces fault tolerance aspects to the unit. The checker is constructed from a model inferred by active automata learning, which is based on communication with a simulator. To implement the learning environment, LearnLib library has been employed. It provides active automata learning algorithms and their optimizations. An experimental platform enabling controlled fault injection into a design in FPGA was designed and implemented. The platform was used to test the capabilities of the obtained checker. The experimental results show that the error rate is reduced by more than 98% if the checker and reconfiguration is used.
|
|
|
Webový portál pro přístup ke generátoru VHDL kódů
Poupě, Petr ; Kaštil, Jan (oponent) ; Straka, Martin (vedoucí práce)
Bakalářská práce se zabývá vývojem portálu pro obsluhu generátoru VHDL kódů. Představuje dosavadní dostupné možnosti generování hlídacích obvodů. Důkladněji se zaměřuje především na obsluhu generátoru pomocí webového prostředí a jeho následného využití ze strany uživatelů a popisuje celý vývojový cyklus od analýzy, specifikace a implementace až k testování vytvořené aplikace. Práce má za výsledek systém založený na skriptovacím jazyce PHP a databázi MySQL, který umožňuje uživatelům spravovat celé projekty.
|
|
|
Webový portál pro aplikaci metodik pro zvyšování spolehlivosti
Poupě, Petr ; Kaštil, Jan (oponent) ; Mičulka, Lukáš (vedoucí práce)
Diplomová práce se zabývá vývojem webového portálu pro aplikaci metodik pro zvýšení spolehlivosti. Uvádí do problematiky systémů odolných proti poruchám a analyzuje požadavky na systém, které mají uživatelé pracující v tomto oboru. Popisuje cyklus vývoje od analýzy a specifikace aplikace přes návrh systému až po část implementace a testování. Detailněji se zaměřuje na návrh portálu, který nabízí komplexní a univerzální řešení problému, které vede k výsledné realizaci tohoto portálu. Tato realizace je pak součástí práce.
|
|
|
Metodologie pro návrh číslicových obvodů se zvýšenou spolehlivostí
Straka, Martin ; Gramatová, Elena (oponent) ; Racek, Stanislav (oponent) ; Kotásek, Zdeněk (vedoucí práce)
Práce představuje alternativní metodiku k již existujícím technikám pro návrh číslicových systémů se zvýšenou spolehlivostí implementovaných do obvodů FPGA a doplňuje některé nové vlastnosti při realizaci a testování těchto systémů. Práce se opírá o využití částečné dynamické rekonfigurace obvodu FPGA při návrhu systémů odolných proti poruchám, kde může být částečná rekonfigurace využita jako mechanizmus pro opravu a zotavení systému po výskytu poruchy. Práce nejprve představuje obecné principy diagnostiky, testování a spolehlivosti číslicových systémů včetně stručného popisu programovatelných obvodů FPGA a jejich architektury. Dále pokračuje přehledem současných metod a technik při návrhu a implementaci systémů odolných proti poruchám do obvodů FPGA, kde jsou popsány zejména techniky z oblasti detekce a lokalizace poruch, opravy a posuzování kvality návrhu. Nejdůležitější částí práce je popis metodiky pro návrh, implementaci a testování systémů odolných proti poruchám, která byla vytvořena pro obvody FPGA, jejichž konfigurační paměť je založena na pamětech typu SRAM. Nejprve je prezentována technika pro vytváření a automatizované generování hlídacích obvodů pro číslicové systémy a komunikační protokoly v FPGA, následně je prezentovaná referenční architektura spolehlivého systému implementovaného do FPGA včetně několika odolných architektur využívajících principu částečné dynamické rekonfigurace jako mechanizmu opravy a zotavení po výskytu poruchy. Dále je popsán způsob řízení rekonfiguračního procesu a testovací platforma pro snadné testovaní a ověření kvality systémů odolných proti poruchám implementovaných dle navržené metodiky. V závěru jsou diskutovány experimentální výsledky a přínos práce.
|
|
|
Metodologie pro návrh číslicových obvodů se zvýšenou spolehlivostí
Straka, Martin ; Kotásek, Zdeněk (vedoucí práce)
Práce představuje alternativní metodiku k již existujícím technikám pro návrh číslicových systémů se zvýšenou spolehlivostí implementovaných do obvodů FPGA a doplňuje některé nové vlastnosti při realizaci a testování těchto systémů. Práce se opírá o využití částečné dynamické rekonfigurace obvodu FPGA při návrhu systémů odolných proti poruchám, kde může být částečná rekonfigurace využita jako mechanizmus pro opravu a zotavení systému po výskytu poruchy. Práce nejprve představuje obecné principy diagnostiky, testování a spolehlivosti číslicových systémů včetně stručného popisu programovatelných obvodů FPGA a jejich architektury. Dále pokračuje přehledem současných metod a technik při návrhu a implementaci systémů odolných proti poruchám do obvodů FPGA, kde jsou popsány zejména techniky z oblasti detekce a lokalizace poruch, opravy a posuzování kvality návrhu. Nejdůležitější částí práce je popis metodiky pro návrh, implementaci a testování systémů odolných proti poruchám, která byla vytvořena pro obvody FPGA, jejichž konfigurační paměť je založena na pamětech typu SRAM. Nejprve je prezentována technika pro vytváření a automatizované generování hlídacích obvodů pro číslicové systémy a komunikační protokoly v FPGA, následně je prezentovaná referenční architektura spolehlivého systému implementovaného do FPGA včetně několika odolných architektur využívajících principu částečné dynamické rekonfigurace jako mechanizmu opravy a zotavení po výskytu poruchy. Dále je popsán způsob řízení rekonfiguračního procesu a testovací platforma pro snadné testovaní a ověření kvality systémů odolných proti poruchám implementovaných dle navržené metodiky. V závěru jsou diskutovány experimentální výsledky a přínos práce.
|
|
|
Webový portál pro přístup ke generátoru VHDL kódů
Poupě, Petr ; Kaštil, Jan (oponent) ; Straka, Martin (vedoucí práce)
Bakalářská práce se zabývá vývojem portálu pro obsluhu generátoru VHDL kódů. Představuje dosavadní dostupné možnosti generování hlídacích obvodů. Důkladněji se zaměřuje především na obsluhu generátoru pomocí webového prostředí a jeho následného využití ze strany uživatelů a popisuje celý vývojový cyklus od analýzy, specifikace a implementace až k testování vytvořené aplikace. Práce má za výsledek systém založený na skriptovacím jazyce PHP a databázi MySQL, který umožňuje uživatelům spravovat celé projekty.
|
|
|
Webový portál pro aplikaci metodik pro zvyšování spolehlivosti
Poupě, Petr ; Kaštil, Jan (oponent) ; Mičulka, Lukáš (vedoucí práce)
Diplomová práce se zabývá vývojem webového portálu pro aplikaci metodik pro zvýšení spolehlivosti. Uvádí do problematiky systémů odolných proti poruchám a analyzuje požadavky na systém, které mají uživatelé pracující v tomto oboru. Popisuje cyklus vývoje od analýzy a specifikace aplikace přes návrh systému až po část implementace a testování. Detailněji se zaměřuje na návrh portálu, který nabízí komplexní a univerzální řešení problému, které vede k výsledné realizaci tohoto portálu. Tato realizace je pak součástí práce.
|
|
|
Automatic Construction of Checking Circuits Based on Finite Automata
Matušová, Lucie ; Strnadel, Josef (oponent) ; Kaštil, Jan (vedoucí práce)
The aim of this thesis was to study active automata learning, to design and implement a software architecture for the automatic construction of a checking circuit for a given unit implemented in FPGA, and to verify the functionality of the checking circuit by fault injection. The checking circuit, denoted as an online checker, introduces fault tolerance aspects to the unit. The checker is constructed from a model inferred by active automata learning, which is based on communication with a simulator. To implement the learning environment, LearnLib library has been employed. It provides active automata learning algorithms and their optimizations. An experimental platform enabling controlled fault injection into a design in FPGA was designed and implemented. The platform was used to test the capabilities of the obtained checker. The experimental results show that the error rate is reduced by more than 98% if the checker and reconfiguration is used.
|
host ::
RSS.