|
|
Web Based Simulator of Superscalar Processors
Majer, Michal ; Olšák, Ondřej (referee) ; Jaroš, Jiří (advisor)
A clear and interactive visualization of the superscalar processor is a valuable tool for studying its operation, particularly due to its complexity. The main contribution of this work is the extension of the existing RISC-V instruction set simulator with a new web-based user interface and improvements of the simulation quality. Nearly all modules of the simulator have been enhanced. Among other things, errors in the implementation have been resolved, statistics collection has been improved, and the instruction set has been expanded. The integration with the C language compiler is of great benefit. The simulator has been expanded to include HTTP and CLI interfaces. The React library has been utilized for implementing the web application. The result of the work is a functional and tested application, ready for practical use and with a positive impact on education.
|
|
|
Design of Superscalar RISC-V Processor
Salvet, Dominik ; Šimek, Václav (referee) ; Jaroš, Jiří (advisor)
Tato práce se zabývá návrhem a implementací superskalární mikroarchitektury RISC-V procesoru zaměřené na prostředí s omezenými zdroji. Za tímto účelem mikroarchitektura definuje sedmistupňovou zřetězenou linku s dvojitým vydáváním instrukcí, které vykonává v pořadí. Je popsána v jazyce SystemVerilog a lze ji snadno simulovat na počítači. Pomocí připravených nástrojů pouští vytvořený model procesoru programy napsané v RISC-V jazyce symbolických adres zkompilované GCC. Na základě provedeného testování bez speciální asistence kompilátoru procesor provede v průměru 0,88 instrukcí za cyklus, čímž poskytuje o 22,6 % vyšší výkon než jeho skalární protějšek. Vzhledem k tomu, že se navržená mikroarchitektura také vyhýbá nadměrné specializaci, poskytuje dobrý základ, který lze dále rozšiřovat a optimalizovat na základě profilování očekávaných programů, což vede k optimálnímu výkonu a využití zdrojů.
|
|
|
Graphical Simulator of Superscalar Processors
Horký, Jakub ; Šimek, Václav (referee) ; Jaroš, Jiří (advisor)
In this thesis, I firstly focus on functional units inside processors and how they are interconnecetd in scalar and superscalar processor. Then, I describe the memory hieararchy with focus on caches. Next, I describe how compilers do translation from higher level language into assembly. Then, I have a look at available processor simulators and cache simulators and more closely describe the simulator that this thesis is based on. Thanks to the information from the analysis, I propose possible extensions to the simulator by adding memory subsystem, compiler and gathering more statistics. In the end, I have a look at my implementation and investigate possible benefits to the "Computation Systems Architectures" lectures
|
guest ::
