Heřmánek, Antonín - Výsledky hledání - Digitální repozitář

host :: přihlásit Digitální repozitář
		Hledej		Nový záznam		Nápověda		O repozitáři

Hlavní stránka > Výsledky hledání: Heřmánek, Antonín

Hledej:

Tipy pro vyhledávaní :: Rozšířené hledání

Hledej ve sbírkách:

Seřadit podle:	Zobrazit výsledky:	Výstupní formát:

	32-bit Logarithmic ALU for Handel-C 2.1 and Celoxica DK1 Kadlec, Jiří ; Heřmánek, Antonín ; Softley, Ch. ; Matoušek, Rudolf ; Líčko, Miroslav Úplný záznam
	Pipelined Logarithmic 32bit ALU for Celoxica DK1 Heřmánek, Antonín ; Kadlec, Jiří ; Matoušek, Rudolf ; Líčko, Miroslav ; Softley, Ch. Úplný záznam
	The European Logarithmic Microprocessor - a QRD RLS Applications Coleman, J. N. ; Kadlec, Jiří ; Matoušek, Rudolf ; Pohl, Zdeněk ; Heřmánek, Antonín Úplný záznam
	A Comparison of FPGA Implementation of the A Priori Error-Feedback LSL Algorithm using Logarithmic Arithmetic Albu, F. ; Kadlec, Jiří ; Matoušek, Rudolf ; Heřmánek, Antonín ; Coleman, J. N. Úplný záznam
	Floating-Point-Like Arithmetic for FPGA Matoušek, Rudolf ; Líčko, Miroslav ; Heřmánek, Antonín ; Softley, Ch. Úplný záznam
	Implementation of Normalized RLS Lattice on Virtex Albu, F. ; Kadlec, Jiří ; Softley, Ch. ; Matoušek, Rudolf ; Heřmánek, Antonín Úplný záznam
	Tuning and implementation of DSP algorithms on FPGA Líčko, Miroslav ; Pohl, Zdeněk ; Matoušek, Rudolf ; Heřmánek, Antonín The article describes an algoritms development process for FPGA. It is shown on the example of the implementation of the QR RLS algorithm. To realise it means to perform operations such multiplication, division and square root.The research indicates, that the logarithmic arithemtic unit can reused for the real data type processing in some cases such a QR RLS algoritm.The developed prototype of logaritmic unit is tested on DSP algorithms using Matlab. Úplný záznam
	Pipelined logarithmic 32bit ALU for Celoxica DK1 Heřmánek, Antonín ; Kadlec, Jiří ; Matoušek, Rudolf ; Líčko, Miroslav ; Pohl, Zdeněk This paper presents and compares two possible solution for floating point-like HW, based on a 32bit logarithmic ALU. There are described the implementation, parametres nad the basic use of a non-pipelined ALU. Both Virtex FPGA cores are encapsulated in function like API interface compatible with Handel-C 2.1 and the new DK1 tool from Celoxica. Úplný záznam
	Alpha accelerator for RTW - Windows Target Líčko, Miroslav ; Matoušek, Rudolf ; Heřmánek, Antonín Úplný záznam
	FPGA implementation of logarithmic unit Heřmánek, Antonín ; Matoušek, Rudolf ; Líčko, Miroslav ; Kadlec, Jiří Úplný záznam

Viz též: podobná jména autorů
2	HEŘMÁNEK, Aleš

Chcete být upozorněni, pokud se objeví nové záznamy odpovídající tomuto dotazu?
Přihlásit se k odběru RSS.

Digitální repozitář :: :: :: ::
Powered by v1.1.2
Spravuje

Tato stránka je dostupná také v následujících jazycích:
Česky English