Original title:
Podpora násobiček s kompresory v generátoru aritmetických obvodů ArithsGen
Translated title:
Support for compressor-based multipliers in the ArithsGen arithmetic circuit generator
Authors:
Mikuš, Andrej ; Mrázek, Vojtěch (referee) ; Klhůfek, Jan (advisor) Document type: Bachelor's theses
Year:
2026
Language:
slo Publisher:
Vysoké učení technické v Brně. Fakulta informačních technologií Abstract:
[slo][eng]
Táto práca sa zaoberá návrhom a analýzou aproximatívnych násobičiek využívajúcich kompresory na redukciu matice čiastočných súčinov. Cieľom práce bolo implementovať aproximatívne kompresorové násobičky v nástroji ArithsGen. Okrem základných architektúr prevzatých z odbornej literatúry sú navrhnuté aj nové varianty založené na modifikovanej alokácii aproximatívnych kompresorov. Implementované obvody boli prevedené do jazyka Verilog, syntetizované a následne porovnané z hľadiska fyzických a výkonnostných parametrov obvodov a ich chybových metrík.
This thesis focuses on the design and analysis of approximate multipliers using compressors for partial product matrix reduction. The main objective of the thesis was to implement approximate compressor-based multipliers in the ArithsGen tool. In addition to baseline architectures adopted from the literature, new variants based on modified allocation of approximate compressors are proposed. The implemented circuits were generated in Verilog, synthesized, and subsequently evaluated in terms of hardware characteristics, performance parameters, and error metrics.
Keywords:
aproximate circuits; compressor multipliers; compressor trees; error-tolerant computing; hardware efficiency
Institution: Brno University of Technology
(web)
Document availability information: Fulltext is available in the Brno University of Technology Digital Library. Original record: http://hdl.handle.net/11012/258794