|
|
Tester for chosen sub-standard of the IEEE 802.1Q
Avramović, Nikola ; Dvořák, Vojtěch (oponent) ; Fujcik, Lukáš (vedoucí práce)
This master paper is dealing with the analysis of IEEE 802.1Q group of TSN standards and with the design of HW tester. Standard IEEE 802.1Qbu has appeared to be an optimal solution for this paper. Detail explanation of this sub-standard are included in this paper. As HW test the implementation, a protocol aware technique was chosen in order to accelerate testing. Paper further describes architecture of this tester, with detail explanation of the modules. Essential issue of protocol aware controlling objects by SW, have been resolved and described. Result proof that this technique has reached higher speed of testing, reusability, and fast implementation.
|
|
| |
|
|
Návrh protokolu hardwarového akcelerátoru náročných výpočtů nad více jádry
Bareš, Jan ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Práce se zabývá návrhem komunikačního protokolu, který má umožnit přenos dat mezi řídicím počítačem a výpočetními jádry, implementovanými na čipy FPGA. Účelem komunikace je urychlení výpočetně náročných softwarových algoritmů pro neproudové zpracování dat jejich hardwarovým výpočtem v akceleračním systému. Práce definuje terminologii použitou pro návrh protokolu a analyzuje současná řešení vymezeného problému. Poté práce provádí návrh struktury vlastního akceleračního systému a návrh komunikačnímu protokolu. v hlavní části práce popisuje implementaci protokolu provedenou v jazyku VHDL a simulaci implementovaných modulů. Na závěr uvádí způsob aplikace navrženého řešení a diskutuje možnosti rozšíření této práce.
|
|
|
Návrh aritmetické jednotky v pevné řádové čárce pro obvody FPGA
Kalocsányi, Vít ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Tato práce se zabývá návrhem aritmetické jednotky pro práci s čísly v pevné řádové čárce pro obvody FPGA a jejím modelem v Matlabu. V práci je představena reprezentace čísel v digitálních obvodech a základní i vybrané doplňující aritmetické operace s čísly v pevné řádové čárce. Dále je navrhnut model aritmetické jednotky v Matlabu, je popsána realizace této jednotky v jazyce VHDL a provedena její implementace do obvodu FPGA. Na závěr je ukázán konkrétní příklad využití navrhnutého modelu aritmetické jednotky pro simulaci složitých systémů v prostředí Simulink.
|
|
|
Acceleration unit for HTTP headers identification in FPGA
Bryndza, Ivan ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
The bachelor thesis deals with hardware accelerated identification of HTTP protocol headers, since HTTP is the most used protocol on the Internet. The goal is to design and implement a hardware architecture which will be used for detection of HTTP header in packet, and to achieve the throughput needed for monitoring of 100 Gbps networks. Nondeterministic finite automata and massive parallelism has been used for pattern match detection.
|
|
|
Implementace koncového bodu v síti SpaceWire do FPGA
Hráček, Marek ; Fujcik, Lukáš (oponent) ; Dvořák, Vojtěch (vedoucí práce)
Předkládaná práce se zabývá návrhem koncového rozhraní standardu SpaceWire, používaného vesmírnými plavidly pro komunikaci mezi palubními zařízeními a systémy. V teoretické části je popsán standard samotný, způsob provozu a jednotlivé logické vrstvy zastřešující různé funkce. V další části je rozebrán návrh koncového bodu, jeho jednotlivé bloky, představena jsou řešení jednotlivých funkcí. Nakonec je předloženo využití zdrojů po syntéze a dosažitelná rychlost v konkrétním FPGA.
|
|
| |
|
|
Automatizovaný skleník pro mladé rostliny orchidejí
Chovančíková, Lucie ; Dvořák, Vojtěch (oponent) ; Šťáva, Martin (vedoucí práce)
Cílem této práce je sestrojení automatizovaného skleníku, který bude zajišťovat ideální podmínky pro orchideje ve skleníku – tj. vlhkost, teplotu, zalévání, cirkulaci vzduchu apod. První část práce se zaobírá rozborem dosavadních řešení ať už komerčních či odborných. Druhá část práce se zaobírá obecným popisem skleníku. Najdeme zde technické parametry, účel a funkci jednotlivých komponent. Třetí část se zaobírá návrhem a konstrukcí hardwaru. Ve čtvrté části nalezneme popis VHDL popisu. V posledních dvou částech se dočteme, jak byl celý skleník zkonstruován a jak ho lze ovládat.
|
|
|
Implementace rychlých sériových sběrnic v obvodech FPGA
Drbal, Jakub ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Tato diplomová práce se zabývá implementací rychlé sériové sběrnice a SATA kontroléru do obvodu FPGA. Je rozdělena do dvou částí. V první části je navržen sériový vysílač pro komunikaci mezi obvody FPGA a v druhé je navržen kontrolér pro přímé připojení SATA pevného disku k obvodu FPGA. Sériový vysílač pro komunikaci mezi obvody FPGA je navržen podle SATA specifikace. Linková a fyzická vrstva je popsána v jazyce VHDL a implementována do programovatelné logiky.
|
|
|
Prostředí pro verifikaci digitálních filtrů
Tesařík, Jan ; Dvořák, Vojtěch (oponent) ; Pristach, Marián (vedoucí práce)
Diplomová práce se zabývá návrhem verifikačního prostředí pro analýzu systémů s digitálními filtry. Verifikační prostředí je napsáno v jazyce SystemVerilog a je generováno programem, který také obstarává generování vstupních dat pro systém filtrů. Pro získání referenčních dat je využito programového prostředí Matlab. Simulace navrženého zapojení s digitálními filtry probíhá v programu ModelSim. Hlavním sledovaným parametrem je funkční pokrytí, které udává jak velká část HDL popisu byla otestována.
|
host ::
RSS.